[发明专利]FPD模块组装装置无效
| 申请号： | 201110034751.1 | 申请日： | 2011-01-31 |
| 公开（公告）号： | CN102170768A | 公开（公告）日： | 2011-08-31 |
| 发明（设计）人： | 玉本淳一;铃木昌光 | 申请（专利权）人： | 株式会社日立高新技术 |
| 主分类号： | H05K13/00 | 分类号： | H05K13/00;H05K13/04 |
| 代理公司： | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人： | 刘新宇 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种FPD模块组装装置。能够防止难以缩短处理时间的压接工序和PCB工序扰乱生产线节拍。FPD模块组装装置具备进行相同处理的多个处理台(50B、50C)、第一缓冲处理台(50A)以及输送单元(52A、52B、52C)。第一缓冲处理台(50A)配置在多个处理台(50B、50C)的上游侧，只进行显示基板(100)的输送处理，并具有使显示基板(100)暂时等待的缓冲时间(TB)。并且，输送单元(52A、52B、52C)将显示基板(100)依次输送到多个处理台(50B、50C)以及第一缓冲处理台(50A)中的处于空闲状态的最下游侧的处理台。 | ||
| 搜索关键词： | fpd 模块 组装 装置 | ||
【主权项】：
一种FPD模块组装装置，按处理工序顺序从上游向下游排列配置处理台，将显示基板从上游侧依次输送至下游侧并在上述显示基板上安装电子部件，该FPD模块组装装置的特征在于，具有进行相同处理的多个处理台，多个上述处理台包括第一缓冲处理台，该第一缓冲处理台配置在多个上述处理台中的上游侧，在进行相同处理的多个上述处理台的处理时间比装置整体的生产线节拍长的情况下，该第一缓冲处理台不进行处理，只进行上述显示基板的输送处理，并能够使上述显示基板暂时等待，多个上述处理台具有输送单元，该输送单元将由比多个上述处理台更靠近上游侧的处理台进行的处理结束后的上述显示基板依次输送到多个上述处理台中的处于空闲状态的最下游侧的处理台。
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