[发明专利]FPGA可编程逻辑块通用装箱方法无效
| 申请号： | 201110028805.3 | 申请日： | 2011-01-27 |
| 公开（公告）号： | CN102054110A | 公开（公告）日： | 2011-05-11 |
| 发明（设计）人： | 王伶俐;周学功;龚爱慧;陈志辉;梁绍池 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 上海正旦专利代理有限公司 31200 | 代理人： | 陆飞;盛志范 |
| 地址： | 200433 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明属于电子技术领域，具体为一种面向复杂FPGA可编程逻辑块通用装箱方法。本发明是将FPGA的可编程逻辑块的芯片配置描述为一系列用于约束可满足性问题图匹配方法的有向简单图，然后利用约束可满足性问题图匹配方法在用户电路中识别出芯片所支持的逻辑功能子电路进行装箱操作。本发明只要预先定义好描述目标FPGA逻辑功能电路的库文件，就能够支持对不同结构的FPGA芯片进行装箱，如能够对快速进位链，分布式存储器，移位寄存器，LUT5，LUT6等FPGA的各种功能配置进行装箱，有效提高芯片逻辑资源利用率，改善电路时序性能。本发明能够按照指定要求对电路进行优化，同时实现各种模块化电路的映射，在系统架构设计和可重构系统中都有重要的应用。 | ||
| 搜索关键词： | fpga 可编程 逻辑 通用 装箱 方法 | ||
【主权项】：
一种FPGA可编程逻辑块通用装箱方法，其特征在于具体步骤为：将FPGA的可编程逻辑块的芯片配置描述为一系列用于约束可满足性问题图匹配方法的有向简单图，即将用户电路和功能电路转换成有向简单图，分别作为约束可满足性问题图匹配的目标图和样本图；构造约束可满足性问题的变量集合和值域；构造约束可满足性问题的约束集合；求解约束可满足性问题，在用户电路中识别出芯片所支持的逻辑功能子电路进行装箱操作。
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