[发明专利]FPGA可编程逻辑块通用装箱方法

说明书

技术领域

本发明属于电子设计自动化（Electronic Design Automation, EDA）技术领域，具体涉及一种现场可编程门阵列（FPGA，Field Programmable Gate Array）中可编程逻辑块的通用装箱方法。

背景技术

现场可编程门阵列的芯片结构包括可编程逻辑块（Configurable Logic Block，CLB）、可编程输入输出（Input Output Block，IOB）和可编程互连，具有电路功能可重配置、开发周期短、设计成本低等优点，因此在国防武器装备、民用通信、汽车电子和医疗等领域具有广泛的应用。FPGA的软件设计流程主要包括：逻辑综合，工艺映射，装箱，布局和布线。其中装箱是根据目标芯片的功能配置对工艺映射后的逻辑电路进行划分，再将划分后的子电路映射到芯片的可编程逻辑块中。

目前FPGA芯片结构变得更加复杂，通过配置所能实现的功能越来越多。如图1所示的可编程逻辑块结构框图主要包含2个4输入查询表（LUT4）和2个可以配置成触发器（DFF）或锁存器（Latch）的时序器件[1]。除此之外还包括加法逻辑，用于实现快速进位链和乘法器功能；多路选择器，可以将单个CLB配置成一个LUT5或者2个CLB配置成LUT6；存储器控制逻辑，能够将LUT配置成RAM和移位寄存器；以及一些输入选择器，可以将输入信号拉成高低电平或者取反。

当前被广泛应用的装箱工具是由Toronto大学开发的T-VPack[2]，通过选取关键路径上的可编程逻辑单元（Logic Cell，LC）作为种子进行装箱，然后再利用时序驱动成本函数选取与该种子单元直接连接的LC继续装箱，从而获得良好的时序性能。然而T-VPack只能将LUT和DFF简单组合在一起进行装箱，无法有效地利用现代FPGA提供的众多功能配置，这样会造成对硬件资源的很大浪费。用户电路对互连资源要求很高的情况下，文献[3]提出的Un/DoPack方法是通过控制CLB内的LC个数来提高布通率，而不是更加有效地利用CLB内部各种逻辑资源来降低布线通道压力。文献[4]提出了针对Xilinx公司早期的XC3000和XC4000系列芯片的装箱方法FDUMap，但还是不能处理如快速进位链等相对复杂的功能配置情况。

参考文献

[2]     V. Betz. VPR and T-VPack User’s Manual [OL]. http://www.eecg.utoronto/vpr/

)

(倪刚，来金梅，童家榕。一种基于图模式匹配的逻辑单元映射算法[J]。计算机辅助设计与图形学学报，2006，18(12)：1850-1854)

. Quartus II University Interface Program [OL]. http://www.altera.com.cn/education/univ/quip/。

发明内容

本发明的目的在于提供一种能够应用于各种复杂FPGA的可编程逻辑块，高性能的通用装箱方法。

基于以上的发明目的，本发明提出一种新型的基于约束可满足性问题（Constraint Satisfaction Problem，CSP）的图匹配的装箱方法CSPack。即将FPGA装箱问题转化为电路图的子图同构问题，利用约束可满足性问题的求解方法进行图匹配。具体步骤为：

将FPGA的可编程逻辑块的芯片配置描述为一系列用于约束可满足性问题图匹配方法的有向简单图，即将将用户电路和功能电路转换成有向简单图，分别作为约束可满足性问题图匹配的目标图和样本图；构造约束可满足性问题的变量集合和值域；构造约束可满足性问题的约束集合；求解约束可满足性问题，在用户电路中识别出芯片所支持的逻辑功能子电路进行装箱操作。

装箱问题实际上就是以FPGA的可编程逻辑块能够实现的功能电路为样本，在用户电路中找到所有符合样本约束的子电路进行装箱。因此可以将装箱问题类比成图匹配问题，再通过约束可满足性问题的求解方法[5]来求解。首先将用户电路和功能电路转换成有向简单图，分别作为约束可满足性问题图匹配的目标图和样本图，然后再根据电路特性如器件类型、连接关系等来构造约束可满足性问题的约束条件。

具体介绍如下：

1. 将电路图转换成有向简单图