[发明专利]降低处理器延迟的装置和方法无效
| 申请号： | 201080068267.4 | 申请日： | 2010-07-27 |
| 公开（公告）号： | CN103026351A | 公开（公告）日： | 2013-04-03 |
| 发明（设计）人： | 迈克尔·普里尔;丹·库兹明;安东·罗森;列昂尼德·斯莫良斯基 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | G06F13/14 | 分类号： | G06F13/14;G06F13/16 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 刘光明;穆德骏 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 提供了数据处理系统，该系统包括中央处理单元（110）、可操作地耦合到中央处理单元（110）的处理器高速缓冲存储器（113）以及可操作地耦合到中央处理单元（110）和处理器高速缓冲存储器（113）的外部连接（121），其中所述数据处理系统的一部分被布置成将数据直接地从外部连接（121）加载到处理器高速缓冲存储器（113）中，以及修改所述直接加载的数据的源地址。还提供了一种改善数据处理系统中的延迟的方法，该数据处理系统具有可操作地耦合到处理器高速缓冲存储器（113）的中央处理单元（110）以及可操作地耦合到中央处理单元（110）和处理器高速缓冲存储器（113）的外部连接（121），该方法包括将数据直接地从外部连接（121）加载到处理器高速缓冲存储器（113），以及将所述数据的源地址修改成指示除了来自外部连接（121）之外的位置。 | ||
| 搜索关键词： | 降低 处理器 延迟 装置 方法 | ||
【主权项】：
一种数据处理系统，包括：中央处理单元（110）；处理器高速缓冲存储器（113），所述处理器高速缓冲存储器（113）可操作地耦合到所述中央处理单元（110）；以及外部连接（121），所述外部连接（121）可操作地耦合到所述中央处理单元（110）和处理器高速缓冲存储器（113）；其中所述数据处理系统的一部分被布置成：将数据从所述外部连接（121）直接加载到所述处理器高速缓冲存储器（113）中；以及修改所述直接加载的数据的源地址。
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