[发明专利]降低处理器延迟的装置和方法

权利要求书

1.一种数据处理系统，包括：

中央处理单元（110）；

处理器高速缓冲存储器（113），所述处理器高速缓冲存储器（113）可操作地耦合到所述中央处理单元（110）；以及

外部连接（121），所述外部连接（121）可操作地耦合到所述中央处理单元（110）和处理器高速缓冲存储器（113）；

其中所述数据处理系统的一部分被布置成：

将数据从所述外部连接（121）直接加载到所述处理器高速缓冲存储器（113）中；以及

修改所述直接加载的数据的源地址。

2.根据权利要求1所述的数据处理系统，其中所述数据处理系统进一步包括主要外部系统存储器（130），并且所述数据处理系统的一部分进一步被布置成修改所述源地址以指向主要外部系统存储器（130）的一部分。

3.根据权利要求1或2所述的数据处理系统，其中所述数据处理系统的一部分进一步被布置成设置用于所述直接加载的数据的页面重写标志位。

4.根据权利要求2或3所述的数据处理系统，其中所述数据处理系统的一部分进一步被布置成向所述主要外部系统存储器（130）通知在所述主要外部系统存储器（130）中的数据存储的一部分被保留用于在使用之后存储所述直接加载的数据。

5.根据权利要求1到4中的任何一项所述的数据处理系统，其中所述处理器高速缓冲存储器（113）是等级2高速缓冲存储器。

6.根据权利要求1到5中的任何一项所述的数据处理系统，其中所述数据处理系统的一部分包括高速缓冲控制器（114）。

7.根据权利要求1到5中的任何一项所述的数据处理系统，其中所述数据处理系统进一步包括高速缓冲控制器（114b），并且所述数据处理系统的一部分包括：

修改的DMA模块（320b）；或

中间块（325）。

8.根据权利要求7所述的数据处理系统，其中所述修改的DMA控制器（320b）或中间块（325）通过专有连接或专用的主核连接可操作地耦合到所述高速缓冲控制器（114b）。

9.根据权利要求1到8中的任何一项所述的数据处理系统，其中所述外部连接（121）包括USB连接。

10.一种改进数据处理系统中的延迟的方法，所述数据处理系统具有可操作地耦合到处理器高速缓冲存储器（113）的中央处理单元（110）以及可操作地耦合到所述中央处理单元（110）和处理器高速缓冲存储器（113）的外部连接（121），所述方法包括：

将数据从所述外部连接（121）直接加载到所述处理器高速缓冲存储器（113）中；以及

将所述数据的源地址修改成指示除了来自所述外部连接（121）之外的位置。

11.根据权利要求10所述的方法，其中所述处理器（110）可操作地耦合到主要外部系统存储器（130），并且所述方法进一步包括：

将所述数据的源地址修改成指示在所述主要外部系统存储器（130）中的位置。

12.根据权利要求10或11所述的方法，进一步包括设置用于直接地加载到所述处理器高速缓冲存储器（113）中的所有数据的页面重写标志位。

13.根据权利要求11或12所述的方法，进一步包括向所述主要外部系统存储器（130）通知在所述主要外部系统存储器（130）中的数据存储的一部分被保留用于在使用之后存储所述直接加载的数据。

14.根据权利要求10到13所述的方法，其中所述修改和通知的步骤与将所述数据加载到所述处理器高速缓冲存储器（113）同时地发生。