[发明专利]一种解决资源消耗的数字选频方法

摘要

本发明公开了一种解决资源消耗的数字选频方法，是将FPGA数字选频子模块连接在由下行下变频器、下行ADC、下行DAC、下行上变频器所构成的下行链路和由上行下变频器、上行ADC、上行DAC、上行上变频器所构成的上行链路中，对下、上行链路的AD输出进行数字多选频处理，并将处理结果作为DA输入返回给下、上行链路；该FPGA数字选频子模块在内部处理过程中，是按先后顺序，采用三个时钟域对数字信号进行降采样、滤波和升采样的处理。由于采用基于多时钟域的数字选频方式，使得在确定的降采样率R下，共用一组滤波器的信道数量超过降采样率R，有效地减少数字选频模块所需占用的资源，降低选频器成本。

主权项

一种解决资源消耗的数字选频方法，其特征在于：是将FPGA数字选频子模块连接在由下行下变频器、下行ADC、下行DAC、下行上变频器所构成的下行链路和由上行下变频器、上行ADC、上行DAC、上行上变频器所构成的上行链路中，对下行链路和上行链路的AD输出进行数字多选频处理，并将处理结果作为DA输入返回给下行链路和上行链路；上行链路的上行低噪模块输出信号进入上行下变频器变换为中频信号，中频信号进入上行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往上行DAC产生中频信号，中频信号经上行上变频器变换为射频信号后输出；下行链路的下行低噪模块输出信号进入下行下变频器变换为中频信号，中频信号进入下行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往下行DAC产生中频信号，中频信号经下行上变频器变换为射频信号后输出；FPGA数字选频子模块在内部处理过程中，是按先后顺序，采用三个时钟域对数字信号进行降采样、滤波和升采样的处理：在第一时钟域中，是用混频器、第一积分器组和降采样器对信号进行顺序处理；在第二时钟域中，是用合路器，第一微分器组，FIR滤波器，第二微分器组和分路器对信号进行顺序处理；在第三时钟域中，是用升采样器、第二积分器组和复混频器对信号进行顺序处理。