[发明专利]一种解决资源消耗的数字选频方法

权利要求书

1.一种解决资源消耗的数字选频方法，其特征在于：是将FPGA数字选频子模块连接在由下行下变频器、下行ADC、下行DAC、下行上变频器所构成的下行链路和由上行下变频器、上行ADC、上行DAC、上行上变频器所构成的上行链路中，对下行链路和上行链路的AD输出进行数字多选频处理，并将处理结果作为DA输入返回给下行链路和上行链路；

上行链路的上行低噪模块输出信号进入上行下变频器变换为中频信号，中频信号进入上行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往上行DAC产生中频信号，中频信号经上行上变频器变换为射频信号后输出；

下行链路的下行低噪模块输出信号进入下行下变频器变换为中频信号，中频信号进入下行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往下行DAC产生中频信号，中频信号经下行上变频器变换为射频信号后输出；

FPGA数字选频子模块在内部处理过程中，是按先后顺序，采用三个时钟域对数字信号进行降采样、滤波和升采样的处理：在第一时钟域中，是用混频器、第一积分器组和降采样器对信号进行顺序处理；在第二时钟域中，是用合路器，第一微分器组，FIR滤波器，第二微分器组和分路器对信号进行顺序处理；在第三时钟域中，是用升采样器、第二积分器组和复混频器对信号进行顺序处理。

2.根据权利要求1所述的数字选频方法，其特征在于：所述的FPGA数字选频子模块在内部处理过程中，对于预先设定的信道数K、降采样率R和倍数e，是将4K个降采样器的输出输入到合路器中，由合路器将4K路信号合并成一路信号；

其中，

当4K＝R时，合路器和降采样器采用相同的工作时钟，其中合路器有R个输入；

当4K＜R时，如果合路器和降采样器采用相同的工作时钟，则采用有R个输入的合路器，其中R-4K个输入补零；如果合路器的时钟是降采样器的e倍，则采用有eR(eR＞＝4K)个输入的合路器，其中eR-4K个输入补零；

当4K＞R时，令合路器的时钟是降采样器的e倍，使得eR＞＝4K；此时，采用有eR个输入的合路器，其中eR-4K个输入补零。

3.根据权利要求1所述的数字选频方法，其特征在于：所述的FPGA数字选频子模块在内部处理过程中，其中：混频器、第一积分器组工作在相同的时钟下；合路器，第一微分器组，FIR滤波器，第二微分器组和分路器工作在相同的时钟下；第二积分器组和复混频器工作在相同的时钟下。

4.根据权利要求1或2或3所述的数字选频方法，其特征在于：所述的FPGA数字选频子模块在内部处理过程中，所选用的合路器、第一微分器组、FIR滤波器、第二微分器组和分路器均有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合路器的输入数。

5.根据权利要求1或3所述的数字选频方法，其特征在于：所述的FPGA数字选频子模块在内部处理过程中，所选定的三个时钟域中，用于滤波的第二时钟域的工作时钟可以为用于降采样的第一时钟域的工作时钟和用升采样的第三时钟域的工作时钟的若干倍。

6.根据权利要求4所述的数字选频方法，其特征在于：所述的FPGA数字选频子模块在内部处理过程中，所选定的三个时钟域中，用于滤波的第二时钟域的工作时钟为用于降采样的第一时钟域的工作时钟和用升采样的第三时钟域的工作时钟的若干倍。