[发明专利]同步FIFO电路系统有效
| 申请号： | 200910201755.7 | 申请日： | 2009-11-05 |
| 公开（公告）号： | CN102053815A | 公开（公告）日： | 2011-05-11 |
| 发明（设计）人： | 顾福敏 | 申请（专利权）人： | 上海华虹集成电路有限责任公司 |
| 主分类号： | G06F5/10 | 分类号： | G06F5/10 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种同步FIFO电路系统，包括：多个基本存储单元电路，各基本存储单元电路通过级联方式依次连接；前级基本存储单元电路的阻塞控制输出作为后级基本存储单元电路的阻塞控制输入，第一个基本存储单元电路的前级阻塞控制输入为0，即不阻塞，最后一个基本存储单元电路的阻塞控制输出悬空；后级基本存储单元电路的数据输出作为前级基本存储单元电路的数据源1的输入，最后一个基本存储单元电路的数据源1的输入为全0。本发明能够实现版图的快速定制，并可优化集成电路芯片面积，适用于诸如内存管理模块等逻辑设计中。 | ||
| 搜索关键词： | 同步 fifo 电路 系统 | ||
【主权项】：
一种同步FIFO电路系统，其特征在于，包括：多个基本存储单元电路，各基本存储单元电路通过级联方式依次连接；前级基本存储单元电路的阻塞控制输出作为后级基本存储单元电路的阻塞控制输入，第一个基本存储单元电路的前级阻塞控制输入为0，即不阻塞，最后一个基本存储单元电路的阻塞控制输出悬空；后级基本存储单元电路的数据输出作为前级基本存储单元电路的数据源1的输入，最后一个基本存储单元电路的数据源1的输入为全0；读取操作得到的数据为0表示同步FIFO电路系统为空，即所有的数据都已被读取完毕；写入操作的数据要求为非零值，写入0表示当前写入操作无效。
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