[发明专利]同步FIFO电路系统

说明书

技术领域

本发明涉及数字电路逻辑设计领域，特别是涉及一种版图可定制的级联阻塞式同步FIFO(first in first out先进先出)电路系统。

背景技术

同步FIFO是数字电路系统中的一种常用功能模块，主要用于解决逻辑设计中数据先进先出的存储问题，可以进行数据的同步读取或写入操作。传统的同步FIFO由读、写指针控制电路和存储体三部分组成。随着存储深度的加深，读、写指针控制电路的规模也相应增大，芯片面积随之增大，且不得不依赖自动布局布线工具来实现版图，因此很难实现面积优化。

发明内容

本发明要解决的技术问题是提供一种同步FIFO电路系统，能够实现版图的快速定制，并可优化集成电路芯片面积。

为解决上述技术问题，本发明的同步FIFO电路系统包括：多个基本存储单元电路，各基本存储单元电路通过级联方式依次连接；

前级基本存储单元电路的阻塞控制输出作为后级基本存储单元电路的阻塞控制输入，第一个基本存储单元电路的前级阻塞控制输入为0，即不阻塞，最后一个基本存储单元电路的阻塞控制输出悬空；后级基本存储单元电路的数据输出作为前级基本存储单元电路的数据源1的输入，最后一个基本存储单元电路的数据源1的输入为全0；读取操作得到的数据为0表示同步FIFO电路系统为空，即所有的数据都已被读取完毕；写入操作的数据要求为非零值，写入0表示当前写入操作无效。

所述基本存储单元电路包括：

数据选择器模块，用于选择需要被锁存的数据源；

存储单元模块，与数据选择器模块、阻塞逻辑模块、读写控制逻辑模块相连接，用于锁存并保持写操作的数据；

阻塞逻辑模块，与读写控制逻辑模块、存储单元模块相连接，用于产生相应的阻塞控制信号，控制所述存储单元模块的阻塞状态；

读写控制逻辑模块，与所述数据选择器模块、存储单元模块相连接，根据外部读选择输入信号或写选择输入信号控制所述存储单元的操作类型。

本发明针对传统同步FIFO电路系统需要依赖自动布局布线工具实现版图设计所存在的缺点，结合具体的应用环境对传统同步FIFO电路系统进行改进，采用级联式的阻塞技术构造同步FIFO电路系统；使之既能满足实际应用需求，又能优化其版图面积且可以实现简单快速的定制，并能实现与传统同步FIFO电路系统相似的功能。本发明对于同步FIFO设计方法的开拓很有裨益，适用于诸如内存管理模块等逻辑设计中。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明的基本存储单元电路一实施例原理框图；

图2是本发明的同步FIFO电路系统一实施例结构框图。

具体实施方式

在一些诸如内存管理模块的设计中，写操作涉及的数据均为非零数据，而且数据的读、写操作发生在不同的时钟周期内，因此传统同步FIFO电路系统通常具有的两套独立的读、写指针控制电路是完全可以改进的。

参见图1所示，在一实施例中所述基本存储单元电路，包括：数据选择器模块110；存储单元模块120；阻塞逻辑模块130；读写控制逻辑模块140。

数据选择器模块110，根据读写控制逻辑模块140提供的控制信号，从数据源1和数据源2中选择在下一时钟周期需要被锁存的数据源，作为存储单元模块120的输入。数据源1是后级存储单元中锁存的数据。数据源2是写操作需要存储的数据。

存储单元模块120，根据读写控制逻辑模块140提供的控制信号，锁存并保持数据选择器模块110提供的写操作的数据；存储单元模块120锁存后的存储数据输出同时作为阻塞逻辑模块130的输入使用。数据锁存采用同步时钟锁存的方式。读写控制逻辑模块140提供的控制信号决定下一时钟周期存储单元模块120是否锁存数据选择器模块110输入的数据。

阻塞逻辑模块130，根据存储单元模块120输出的存储数据产生后级基本存储单元电路100(结合图2所示)的阻塞控制信号并输出，同时将阻塞控制信号反馈给读写控制逻辑模块140。阻塞控制信号由存储单元模块120的存储数据按位或并取反之后与前级阻塞控制信号异或得到；若异或结果为0，则当前存储单元在下一次写操作时将被阻塞；若异或结果为1，则存储单元模块120在下一次写操作时不会被阻塞，即数据将被写入该存储单元模块120。阻塞逻辑模块130产生的后级基本存储单元电路100的阻塞控制信号若为1，则后级存储单元模块120在下一次写操作时会被阻塞；若为0，则后级存储单元模块120的阻塞与否取决于后级存储单元模块120中锁存的数据是否为0，数据为0则不阻塞，数据为1则阻塞。