[发明专利]同步FIFO电路系统

权利要求书

1.一种同步FIFO电路系统，其特征在于，包括：多个基本存储单元电路，各基本存储单元电路通过级联方式依次连接；

前级基本存储单元电路的阻塞控制输出作为后级基本存储单元电路的阻塞控制输入，第一个基本存储单元电路的前级阻塞控制输入为0，即不阻塞，最后一个基本存储单元电路的阻塞控制输出悬空；后级基本存储单元电路的数据输出作为前级基本存储单元电路的数据源1的输入，最后一个基本存储单元电路的数据源1的输入为全0；

读取操作得到的数据为0表示同步FIFO电路系统为空，即所有的数据都已被读取完毕；

写入操作的数据要求为非零值，写入0表示当前写入操作无效。

2.如权利要求1所述的同步FIFO电路系统，其特征在于，所述基本存储单元电路包括：

数据选择器模块，用于选择需要被锁存的数据源；

存储单元模块，与数据选择器模块、阻塞逻辑模块、读写控制逻辑模块相连接，用于锁存并保持写操作的数据；

阻塞逻辑模块，与读写控制逻辑模块、存储单元模块相连接，用于产生相应的阻塞控制信号，控制所述存储单元模块的阻塞状态；

读写控制逻辑模块，与所述数据选择器模块、存储单元模块相连接，根据外部读选择输入信号或写选择输入信号控制所述存储单元的操作类型；

数据存取操作基于时钟进行，数据读取或数据写入操作在不同的时钟周期内完成，不可同时进行。

3.如权利要求2所述的同步FIFO电路系统，其特征在于：所述数据选择器模块根据所述读写控制逻辑模块提供的控制信号，从数据源1和数据源2中选择需要被锁存的数据源，作为所述存储单元模块的输入；数据源2是写操作需要存储的数据；所述读写控制逻辑模块提供的控制信号决定下一时钟周期即将被锁存的数据源。

4.如权利要求2所述的同步FIFO电路系统，其特征在于：所述存储单元模块，根据所述读写控制逻辑模块提供的控制信号，锁存并保持所述数据选择器模块提供的写操作的数据；存储单元模块锁存后的存储数据输出同时作为所述阻塞逻辑模块的输入；

数据锁存采用同步时钟锁存的方式；

上电复位后所有基本存储单元的初始值均为0；

所述读写控制逻辑模块提供的控制信号决定下一时钟周期所述存储单元模块是否锁存所述数据选择器模块输入的数据。

5.如权利要求2所述的同步FIFO电路系统，其特征在于：所述阻塞逻辑模块，根据所述存储单元模块输出的存储数据产生后级基本存储单元电路的阻塞控制信号并输出，同时将阻塞控制信号反馈给所述读写控制逻辑模块。

6.如权利要求1或5所述的同步FIFO电路系统，其特征在于：阻塞控制信号由所述存储单元模块的存储数据按位或并取反之后与前级阻塞控制信号异或得到；若异或结果为0，则当前存储单元模块在下一次写操作时将被阻塞；若异或结果为1，则当前存储单元模块在下一次写操作时不会被阻塞。

7.如权利要求5所述的同步FIFO电路系统，其特征在于：所述阻塞逻辑模块产生的后级基本存储单元电路的阻塞控制信号若为1，则后级存储单元模块在下一次写操作时会被阻塞；若为0，则后级存储单元模块的阻塞与否取决于后级存储单元模块中锁存的数据是否为0，如果该锁存的数据为0则不阻塞，如果该锁存的数据为1则阻塞。

8.如权利要求2所述的同步FIFO电路系统，其特征在于：所述读写控制逻辑模块，根据外部输入的读选择、写选择信号，结合所述阻塞逻辑模块输出的阻塞控制信号，产生读控制信号、写控制信号输出给所述数据选择器模块和存储单元模块；

所述外部输入的读选择、写选择信号在一个时钟周期内只有一个有效或两个都无效；若为读选择信号有效，则所述读写控制逻辑模块输出的控制信号使存储单元模块在下一时钟周期锁存所述数据选择器模块提供的数据源1；若为写信号有效，则读写控制逻辑模块输出的控制信号使存储单元模块在下一时钟周期根据阻塞情况决定是否锁存数据选择器模块提供的数据源2；若读、写操作都无效，则读写控制逻辑模块输出的控制信号使存储单元模块在下一时钟周期保持当前数据。