[发明专利]设计半导体集成电路器件的方法、装置以及该器件无效
| 申请号： | 200910000773.9 | 申请日： | 2009-01-12 |
| 公开（公告）号： | CN101504676A | 公开（公告）日： | 2009-08-12 |
| 发明（设计）人： | 藤本和彦;横山贤司;藤野健哉;大桥贵子;深泽浩公;高木洋平;藤田和久 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H01L27/02;H01L23/50 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 陆 军 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 作为用于考虑从焊盘引起的应力的不利影响，提出了两种方法。作为一种方法，当计算由应力的不利影响引起的单元的延迟变化值时，计算的延迟变化值施加到所述单元，以便通过考虑应力的不利影响而执行定时分析等。于是，为了通过以不对位于所述焊盘下的通路、布线线路以及单元引起从所述焊盘施加的应力的不利影响的方式采用上述分析的结果而设计倒装芯片型LSI，采用不布置通路的物理结构。 | ||
| 搜索关键词： | 设计 半导体 集成电路 器件 方法 装置 以及 | ||
【主权项】：
1. 一种用于设计半导体集成电路器件的方法，所述半导体集成电路器件包括：多个输入/输出单元；区域焊盘；以及用于将所述区域焊盘的至少一部分连接至所述输入/输出单元的重新布线线路，其中，通过所述区域焊盘将所述半导体集成电路器件连接至在封装板上形成的布线线路，该方法包括：延迟变化值计算步骤，用于在考虑通过将所述区域焊盘连接至所述封装板上的布线线路而受到的应力的不利影响的同时，计算施加到目标对象的延迟变化值。
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