[发明专利]设计半导体集成电路器件的方法、装置以及该器件

说明书

技术领域

本发明涉及设计半导体集成电路器件的方法、设计装置以及半导体集成电路器件。更具体地，本发明针对具有倒装芯片(flip chip)结构的半导体集成电路器件的设计。

背景技术

关于用于近来的半导体器件的极精细制造技术，组成半导体集成电路(LSI)的晶体管的数量稳定增长。关于LSI的结构元件(element)的增长，存在这些LSI的芯片面积增长的一些风险。因此，考虑到成本问题，抑制芯片的面积可提供最重要的解决思想。

在系统LSI中，在硅片上形成多个功能块之后，形成用于互相并电连接这些功能块的电路布线线路(wiring line)。在上述的形成方法中，大量电路布线层和大量绝缘层互相堆叠。结果，下述问题可发生：即，将应力(stress)外部施加到这些堆叠的电路布线/绝缘层上，并且应力迁移可能发生，使得减小物理强度，降低电连接特性等。

为了解决上述问题，专利出版物1已公开了这样的技术思想，即：当分别准备其中已形成用于实现功能的功能块的系统LSI部分、以及用来连接此功能块的布线层部分时，这些系统LSI部分和布线层部分互相粘附以组成LSI。

然而，根据在专利出版物1中公开的解决方法，需要关于功能块部分和布线层部分而独立地形成掩模(mask)。结果，存在关于成本问题的这样的风险。

另一方面，一般而言，作为用于连接半导体集成电路(LSI)与封装的方法，引线接合方法已得到利用。在采用此引线接合连接方法的情况下，以将输入/输出单元(I/O单元)布置在IC芯片周围的这样的方式构成LSI的结构。作为当采用此LSI结构时的问题，LSI芯片的面积取决于这些I/O单元的数量。此外，在采用上面说明的引线接合方法的这样的情况下，关于这些I/O单元，必须通过对其施加压力而粘附引线。为了不会由施加粘附的压力损坏I/O单元，必须使得I/O单元的尺寸大于预定的尺寸，这可具有另一种含义，即这些I/O单元的强度维持在期望的强度。此外，由于需要预选的压力施加面积，所以，存在这样的限制，即不能在物理上使得I/O单元较小。在这样的情况下，如果在极精细的工艺中增加在LSI芯片中采用的I/O单元的总数量，那么，基于这些I/O单元的数量而确定LSI芯片的面积。因而，即使当试图通过采用安排(placement)合成方法而执行内部逻辑的面积减小过程时，也存在这样的问题，即，上述的面积减小过程不能对芯片面积的减小给予任何贡献。

作为上述问题的解决思想，倒装芯片结构已被采用。图2和图3描绘了一般的倒装芯片结构。将由区域焊盘(area pad)12a和连接至区域焊盘12a的凸点(bump)12b构成的焊盘12布置在倒装芯片的整个平面上，并且通过采用布线线路13，将此焊盘12连接至I/O单元11。此外，图2示出了用于关于封装的倒装芯片结构的连接方法。以面朝下的方式将LSI10连接至封装板(package board)20的布线层21。由于关于I/O单元11、不再需要引线接合过程，所以，可使得I/O单元11的尺寸小于传统的I/O单元的尺寸。同样，由于不需要将I/O单元11自身布置在LSI10的周围，所以，此倒装芯片结构可解决关于引线接合方式的这样的问题，即，I/O单元的总数确定LSI的面积。更具体地，在下述描述中，通过使用倒装芯片系统而布置在半导体集成电路芯片的整个平面上的焊盘12将被描述为区域焊盘12a和凸点12b。

作为当采用倒装芯片系统时应当解决的问题，存在由从布置在LSI的前平面上的区域焊盘向LSI内部元件施加的应力所引起的不利影响。由于从区域焊盘施加外部应力，所以，被施加应力的LSI的一部分、与未被施加应力的其另一部分以混合的方式存在于LSI上。作为由施加应力引起的不利影响，存在这样的风险，即：改变了刚好位于区域焊盘下的晶体管的特性。由于该不利影响，包含在LSI中的晶体管的响应速度变得彼此不同，于是，如果不考虑上述不利影响，那么在LSI的定时可靠性中存在严重的问题。同样，如果布线线路和通路刚好存在于区域焊盘下，则破坏了电连接。结果，不仅存在电连接可靠性降低的一些可能性，而且可对LSI的定时可靠性引起不利影响，这是由布线线路电阻的增加和电容的变化引起的，这是由特定的电阻率的增加引起的。

作为能够解决上述问题的方法，专利出版物2已提出能够以这样的方式减小应力的这样的方法，该方式即：当LSI被安装在布线板上时，从LSI的外沿大规模地布置至少一列凸点。

专利出版物1：JP-A-2001-024089

专利出版物2：JP-A-2001-118946