[实用新型]用于集成电路测试的多路模/数数据并行采集装置

摘要

本实用新型公开了一种用于集成电路测试的多路模/数数据并行采集装置，包括系统总线控制器、定时器、地址发生器、多个RAM和多个A/D转换器。其中，系统总线控制器分别连接定时器、地址发生器，地址发生器分别连接各个RAM的地址端口，各个A/D转换器连接对应的RAM，各个RAM分别接入系统总线控制器；定时器分别连接地址发生器和各个A/D转换器，各个A/D转换器分别与对应的RAM实现连接。本多路模/数数据并行采集装置可以实现多路并行测试的功能。有关实验数据表明，当采用4路并行测试时，本实用新型可以使集成电路芯片在晶圆测试阶段的测试时间缩短70％左右，产能提高约3.5倍。

主权项

1.一种用于集成电路测试的多路模/数数据并行采集装置，包括系统总线控制器、定时器、地址发生器、多个存储器和多个模/数转换器，其特征在于：所述系统总线控制器通过系统控制总线分别连接定时器和地址发生器，所述地址发生器通过地址线分别连接各个存储器的地址端口，各个模/数转换器通过系统控制总线连接对应的存储器，各个存储器分别通过系统控制总线和系统数据总线接入所述系统总线控制器；所述定时器通过系统数据总线分别连接所述地址发生器和各个模/数转换器，各个模/数转换器分别通过系统数据总线与对应的存储器实现连接。