[实用新型]用于集成电路测试的多路模/数数据并行采集装置

说明书

技术领域

本实用新型涉及一种数据并行采集装置，尤其涉及一种用在集成电路测试中的多路A/D(模/数)数据并行采集装置，属于集成电路测试技术领域。

背景技术

在集成电路制造过程中，测试是保证集成电路性能、质量的关键手段之一。近年来，随着集成电路设计规模的不断增大，设计方法的不断提高，以及高密度工艺技术的普遍采用，如今生产的集成电路尺寸小巧，功能强大。随之也引发了一个前所未有的挑战-生产商该如何高效廉价地测试这些集成电路芯片。

目前，对于承载多个集成电路芯片的晶圆进行测试，国内的测试机都是逐一对晶圆上的管芯施加测试条件并采集测试数据的。完成一只管芯的测试时间约为800mS左右(包含晶圆机的移动时间)。以一个6英寸晶圆为例，其上一般有5～6万只管芯，按上述时间完成一个晶圆的测试要耗时11～13个小时，因此测试成为集成电路芯片量产的严重生产瓶颈。而多路并行测试可以提高单位时间的测试吞吐量，有效解决集成电路测试的产能问题。

如果要对多个集成电路器件同时进行测试，除按被测器件的参数规定，同时对多个器件施加测试条件使被测器件达到稳定状态之外，还必须能够同时启动多路A/D转换，完成设定次数的数据采集并结束施加条件。否则会由于顺序A/D转换造成器件施加条件的时间不同而影响测试结果。

在专利号为200520114517.X的中国实用新型专利中，公开了一种集成电路并行测试适配器，包括主机板、支架，其中主机板为多层板，其层间结构和线宽、线距符合阻抗匹配规则的规定；在所测试的各个芯片的地线之间具有隔离线，并且各个芯片的各对应I/O通道中，存在等长的I/O通道。该集成电路并行测试适配器可以配合不同的集成电路测试设备进行工作，适用面广。另一方面，在并行测试过程中能够有效分配测试资源，并采用有效的抗干扰和信号同步机制，从而确保了测试工作高速、准确。但是，包括上述实用新型在内的现有技术仍然没有有效解决并行测试过程中的信号同步问题。

发明内容

本实用新型的目的是提供一种用于集成电路测试的多路模/数数据并行采集装置。该装置可以用于各种严格要求实时并行测量的集成电路测试场合。

为实现上述的目的，本实用新型采用下述的技术方案：

一种用于集成电路测试的多路模/数数据并行采集装置，包括系统总线控制器、定时器、地址发生器、多个存储器和多个A/D转换器，其特征在于：

所述系统总线控制器通过系统控制总线分别连接定时器和地址发生器，所述地址发生器通过地址线分别连接各个存储器的地址端口，各个A/D转换器通过系统控制总线连接对应的存储器，各个存储器分别通过系统控制总线和系统数据总线接入所述系统总线控制器；

所述定时器通过系统数据总线分别连接所述地址发生器和各个A/D转换器，各个A/D转换器分别通过系统数据总线与对应的存储器实现连接。

所述多路模/数数据并行采集装置还具有读/写控制器，所述系统总线控制器通过系统控制总线连接所述读/写控制器，所述读/写控制器分别与各个存储器进行连接。

所述存储器为RAM(随机存取存储器)。

本实用新型所提供的多路模/数数据并行采集装置可以实现四路并行测试的功能。在集成电路测试系统中安装本多路模/数数据并行采集装置之后，有关实验数据表明，当采用4路并行测试时，本实用新型可以使集成电路芯片在晶圆测试阶段的测试时间缩短70％左右，产能提高约3.5倍。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步的说明。

图1为本多路模/数数据并行采集装置的整体结构框图，其中RAM的各管脚分别为：A：RAM地址，B：数据读，C：数据输出，D：数据写，E：数据输入；A/D转换器的各管脚分别为：F：AD结束，G：AD开始，H：被测信号输入；

图2为本多路模/数数据并行采集装置的电路原理示意图；

图3为本多路模/数数据并行采集装置的数据采集控制时序图；

图4为本多路模/数数据并行采集装置的并行测试数据存储结构示意图。

具体实施方式