[发明专利]数据变换器、信息记录器和差错检测器无效
| 申请号： | 200810174133.5 | 申请日： | 2008-11-07 |
| 公开（公告）号： | CN101572112A | 公开（公告）日： | 2009-11-04 |
| 发明（设计）人： | 吉田贤治 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11B20/18 | 分类号： | G11B20/18;H03M7/14 |
| 代理公司： | 北京市中咨律师事务所 | 代理人： | 杨晓光;李 峥 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种数据变换器，包括：输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于所述第一数据序列除以预定多项式的余数；变换模块，通过处理把所述第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转其中的一个，以及与预定比特或比特序列的异或运算；处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及代码生成模块，基于生成的处理比特序列与所述第一检错码的异或运算，生成对应于所述第二数据序列的第二检错码。 | ||
| 搜索关键词： | 数据 变换器 信息 记录器 差错 检测器 | ||
【主权项】：
1.一种数据变换器，包括：输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于所述第一数据序列除以预定多项式的余数；变换模块，通过处理将所述第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转，以及与预定比特或比特序列的异或运算的其中之一；处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及代码生成模块，基于生成的处理比特序列与所述第一检错码的异或运算生成对应于所述第二数据序列的第二检错码。
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