[发明专利]数据变换器、信息记录器和差错检测器

说明书

相关申请的交叉引用

[0001]本申请是基于2008年4月30日申请的在先的日本专利申请号2008-119371并且要求该专利的优先权；其全部的内容在此通过引用被并入本说明书。

发明背景

1.技术领域

[0002]本发明涉及一种把输入数据序列变换成不同系列的输出数据序列的数据变换器，一种信息记录器，以及一种差错检测器。

2.相关技术描述

[0003]传统地，存在这样一种差错检测技术，该技术是基于诸如CRC(循环冗余校验)等等之类的附加于输入数据序列的检错码。该技术有时使用变换电路来变换输入数据序列，例如游程长度受限编码电路、MTR(最大变换游程)编码电路、或将数据划分成组块并插入奇偶校验位的变换电路。在这种情况下，基于该检错码在变换电路的输入侧校验输入到该变换电路的数据。然后，生成另一个检错码以用于从该变换电路输出的数据，并且传输具有这个检错码的输出数据。而且，传统地公开了这样一种技术，其中，输入数据序列中的每个符号与具有不等于任何这些符号的样式的特定符号进行异或逻辑运算，并且将运算结果连同该特定符号一起输出(JP-A2008-004195(KOKAI)，参见摘要)。

发明内容

[0004]在上述的差错检测技术中，不使用通过变换生成的数据，就无法生成用于输出数据系列的检错码。结果，如果因为数据变化差错而损害了输入变换电路的数据和从变换电路输出的数据之间的一致性，则不能检测这个数据，所述数据变换差错伴随着用晶体管配置的LSI(集成电路，在此指变换电路)的故障等等。鉴于上面所述，本发明的目的是提供一种不使用通过变换生成的数据就能生成用于输出数据系列的检错码的数据变换器，一种信息记录器以及一种差错检测器。

[0005]根据本发明一方面的数据变换器包括：输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于第一数据序列除以预定多项式的余数；变换模块，通过处理将第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转，以及与预定比特或比特序列的异或运算的其中之一；处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及代码生成模块，基于生成的处理比特序列和所述第一检错码的异或运算生成对应于所述第二数据序列的第二检错码。

[0006]一种根据本发明另一方面的信息记录器，包括：数据变换器和写入模块，所述数据变换器包括：输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于第一数据序列除以预定多项式的余数；变换模块，通过处理将第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转，以及与预定比特或比特序列的异或运算的其中之一；处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及代码生成模块，基于生成的处理比特序列与所述第一检错码的异或运算生成对应于所述第二数据序列的第二检错码，所述写入模块将具有所述第二数据序列和所述第二检错码或第三检错码的数据系列写入记录介质。

[0007]一种根据本发明又一方面的差错检测器，包括：输入模块，具有数据序列和用于所述数据序列的检错码的数据系列被输入所述输入模块，所述数据序列通过变换生成，所述变换通过包括比特或比特序列插入的处理来实现；提取模块，从所述数据系列中提取所述比特或所述比特序列；以及检测模块，基于提取的比特或比特序列以及所述检错码，检测在通过变换生成的所述数据序列中是否存在差错。

附图说明

[0008]图1是一个框图，示出了根据本发明第一实施例的信息记录系统；

[0009]图2是一个框图，示出了图1中所示的变换单元；

[0010]图3是一个框图，示出了图2中所示的校验字节生成单元；

[0011]图4是一个图表，示出了数据序列的结构以便说明根据本发明第一实施例的校验字节生成；

[0012]图5是一个框图，示出了图2中所示的校验字节再生成单元；

[0013]图6是一个流程图，示出了校验字节生成单元的操作过程的例子；

[0014]图7是一个流程图，示出了校验字节再生成单元的操作过程的例子；

[0015]图8是一个框图，示出了根据本发明第二实施例的变换单元；

[0016]图9是一个框图，示出了图8中所示的校验字节校验单元；