[发明专利]数据变换器、信息记录器和差错检测器

权利要求书

1.一种数据变换器，包括：

输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于所述第一数据序列除以预定多项式的余数；

变换模块，通过处理将所述第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转，以及与预定比特或比特序列的异或运算的其中之一；

处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及

代码生成模块，基于生成的处理比特序列与所述第一检错码的异或运算生成对应于所述第二数据序列的第二检错码。

2.根据权利要求1的数据变换器，

其中，所述处理包括在所述第一数据序列的预定位置插入预定比特或比特序列；以及

其中，所述处理比特序列生成模块生成所述预定比特或比特序列作为所述处理比特序列。

3.根据权利要求1的数据变换器，

其中，所述处理包括在所述第一数据序列的预定位置插入预定比特或比特序列；以及

其中，所述处理比特序列生成模块生成所述预定比特序列除以预定多项式的余数，作为所述处理比特序列。

4.根据权利要求1的数据变换器，

其中，所述处理包括所述第一数据序列的两个预定位置之间的比特或比特序列的交换，当所述两个预定位置中的所述比特或所述比特序列不同时，所述处理比特序列生成模块生成第一比特序列，在该第一比特序列中″1″被放入所述两个预定位置，并且生成所述第一比特序列除以所述预定多项式的余数，作为处理比特序列。

5.根据权利要求1的数据变换器，

其中，所述处理包括所述第一数据序列的预定位置中的比特或比特序列的反转，并且所述处理比特序列生成模块生成第二比特序列，在该第二比特序列中″1″只被放入所述预定位置，并且生成所述第二比特序列除以所述预定多项式的余数，作为所述处理比特序列。

6.根据权利要求1的数据变换器，

其中，所述处理包括所述第一数据序列与预定位置中的预定比特或比特序列的异或运算；以及

其中，所述处理比特序列生成模块生成第三比特序列，在该第三比特序列中，所述预定比特或比特序列被放入所述预定位置，并且生成所述第三比特序列除以所述预定多项式的余数，作为所述处理比特序列。

7.根据权利要求1的数据变换器，

其中，所述处理包括所述比特或所述比特序列的插入、交换和反转以及所述预定比特或比特序列的异或运算当中的任何多个处理操作的组合；以及

其中，所述处理比特序列生成模块生成分别对应于所述多个处理操作的多个处理比特序列，计算所述多个处理比特序列的异或运算，并且生成所述异或运算除以所述预定多项式的余数作为所述处理比特序列。

8.根据权利要求1的数据变换器，还包括：

第二代码生成模块，生成用于所述第二数据序列的第三检错码；以及

比较模块，比较所述第二和第三检错码。

9.根据权利要求1的数据变换器，还包括：

数据系列生成模块，通过把所述第二检错码附加到所述第二数据序列而生成第二数据系列；以及

差错检测模块，通过使用所述第二检错码而检测所述第二数据系列的差错。

10.一种信息记录器，包括：

数据变换器和写入模块，

所述数据变换器包括：

输入模块，第一数据系列被输入所述输入模块，所述第一数据系列具有第一数据序列和第一检错码，所述第一检错码对应于所述第一数据序列除以预定多项式的余数；

变换模块，通过处理将所述第一数据序列变换成第二数据序列，所述处理包括比特或比特序列的插入、交换和反转，以及与预定比特或比特序列的异或运算的其中之一；

处理比特序列生成模块，生成对应于所述处理的处理比特序列；以及

代码生成模块，基于生成的处理比特序列与所述第一检错码的异或运算生成对应于所述第二数据序列的第二检错码，以及

所述写入模块向记录介质写入数据系列，所述数据系列具有所述第二数据序列和所述第二检错码或第三检错码。