[发明专利]开放式位线DRAM结构的噪声抑制

摘要

一种开放式位线的动态随机存取存储器(DRAM)结构，它使用了多层位线配置，以减小器件内开关位线之间的耦合。在一种方式中，一排DRAM单元中的每个后续单元都连接到一个不同于这排单元内前一个单元的金属化层上的位线段上。为了进一步减小噪声耦合，还在公用金属化层上的相邻位线之间设置屏蔽元件。此外，还提供了一种功能，利用虚拟信号注入技术来减小DRAM器件中的字线一位线耦合影响。在这种方式中，能够在DRAM器件中一个或多个读出放大器出现饱和情况之前，减小或消除可能会使所述读出放大器出现饱和的共模噪声。在一种方式中，为了实现这种信号注入而设置了虚拟单元和基准单元。本发明的主要原理特别适用于嵌入式DRAM结构，在这种结构中，各个单元内的低电荷存储容量降低了可实现的信号电压。

主权项

1.一种动态随机存取存储器件，即DRAM器件，包括：一个半导体衬底；多个存储器单元，按开放式位线结构来布置，位于所述半导体衬底上，用来将数字数据存储在所述器件内；以及多条位线，连接到所述多个存储器单元，用来给所述存储器单元输送数据或从所述存储器单元读取数据，所述多条位线在所述的半导体衬底上面占据两个或更多个不同的金属化层，其中所述多个存储器单元中的至少一个存储器单元被直接连接到第一金属化层上的相应位线段，并且所述多个存储器单元中的至少另一个存储器单元被直接连接到第二金属化层上的相应位线段，其中所述第二金属化层不同于所述第一金属化层，其中：所述多个位线包括第一位线和第二位线；所述多个存储器单元包括：第一存储器单元，连接到所述第一位线和第一字线上；以及一个基准存储器单元，连接到所述第二位线和第二字线上；所述DRAM器件还包括：一个微分读出放大器，连接到所述第一和第二位线，用来比较所述第一和第二位线上的信号电平；一个控制器，用来在读操作中，改变所述第一和第二字线上的信号电平，以激励所述第一存储器单元和所述基准存储器单元，所述第一和第二字线上的所述变化信号电平分别将噪声分别感应到所述第一和第二位线；以及一个噪声降低子系统，连接到所述第一和第二位线，用来在所述读操作中，将消除信号注入所述第一和第二位线，以减小第一和第二位线内的噪声影响。