[发明专利]开放式位线DRAM结构的噪声抑制

说明书

本申请为分案申请，其原申请是于2001年10月3日向中国专利局提交的专利申请，申请号为01817528.7，发明名称为“开放式位线DRAM结构的噪声抑制”。 

技术领域

本发明一般涉及半导体存储器，特别是涉及半导体存储器中所使用的噪声抑制技术。 

背景技术

动态随机存取存储器(DRAM)属于半导体存储器件，可选择用来在芯片每个单位表面积上存储最大数量的数据位。一个典型ITDRAM单元仅含有一个单一的MOS(金属氧化物半导体)存取晶体管和一个对应的存储电容器。比较起来，一个静态随机存取存储器(RAM)单元含有4～6个MOS器件。在DRAM单元工作期间，存储电容器保持一个充电电平来代表“逻辑1”，而保持另一个充电电平来代表“逻辑0”。在读和/或写操作中，这种存取晶体管用来可控制地连接存储电容器与位线。 

人们经常希望将DRAM存储器件嵌入逻辑电路，以给逻辑电路提供高密度的芯片上的存储能力(capabilities)。在这类系统中，最好是在逻辑处理仅有少量或没有变化的情况下，在逻辑电路内实现DRAM存储器件。但是，在嵌入式DRAM器件中，在不改变逻辑处理的情况下，难以获得令人满意的、高容量的DRAM存储电容器。例如，普通存储器单元的电容是在15～20非母托法拉(femtofarads，fF)之间，而在嵌入式DRAM器件中，平面存储器单元的存储电容通常是在1～5非母托法拉(fF)之间。此外，由于物理尺寸的原因，这些平面存 储器单元电容器所能够被施加的电压范围也受到限制。使用这些电容器，在DRAM工作期间，上述结构所造成的电容量小和电压范围有限，限制了能够被利用的总电压摆动。由于嵌入式DRAM伴随产生小的电压摆动，因此，在这些器件中，噪声是一个较大的问题。在DRAM器件中，有两个最大的噪声源：(a)位线-位线噪声耦合；以及(b)字线-位线噪声耦合。在嵌入式DRAM中，由于在其存取晶体管中，存在较大的栅-源重叠耦合，因此，字线-位线噪声耦合特别大。 

正如本领域所公知的那样，开放式位线结构所能实现的单元密度，明显高于较为常见的折叠式位线结构。例如，与折叠式位线结构相比，采用开放式位线结构能够将单元密度提高100％或更高。因此，为了获得最大的单元密度，最好是采用开放式位线结构。但是，开放式位线结构对位线-位线噪声更为敏感，这是因为在这种结构中，开关位线非常接近。正如前面所描述过的那样，在嵌入式DRAM器件中，这种增大的噪声特别具有破坏性。 

因此，需要一种能够实现低噪声工作的开放式位线结构。最好是，这种结构能够在逻辑处理仅有少量或没有变化的情况下，在嵌入式DRAM结构中实现。 

发明内容

本发明的一个技术方案提供了一种DRAM器件，其包括：一个半导体衬底；多个存储器单元，按开放式位线结构来布置，位于所述半导体衬底上，用来将数字数据存储在所述器件内；以及多条位线，连接到所述多个存储器单元，用来给所述存储器单元输送数据或从所述存储器单元读取数据，所述多条位线在所述的半导体衬底上面占据两个或更多个不同的金属化层。 

本发明的另一技术方案提供了一种集成电路，其包括：一个半导体衬底；逻辑电路，设置在所述半导体衬底上，所述逻辑电路包括多个逻辑门，每个逻辑门都含有至少一个逻辑晶体管；以及一个DRAM器件，位于所述半导体衬底上，并且连接到所述逻辑电路，以给所述 逻辑电路提供数据存储能力，所述DRAM器件包括：多个存储器单元，按开放式位线结构来布置，形成在所述半导体衬底上，用来将数字数据存储在所述器件内；多个位线，连接到所述多个存储器单元，用来给所述存储器单元输送数据或从所述存储器单元读取数据，所述多条位线在所述半导体衬底的上面占据两个或更多个不同的金属化层。