[发明专利]开放式位线DRAM结构的噪声抑制

权利要求书

1.一种动态随机存取存储器件，即DRAM器件，包括：

一个半导体衬底；

多个存储器单元，按开放式位线结构来布置，位于所述半导体衬 底上，用来将数字数据存储在所述器件内；以及

多条位线，连接到所述多个存储器单元，用来给所述存储器单元 输送数据或从所述存储器单元读取数据，所述多条位线在所述的半导 体衬底上面占据两个或更多个不同的金属化层，

其中所述多个存储器单元中的至少一个存储器单元被直接连接到 第一金属化层上的相应位线段，并且所述多个存储器单元中的至少另 一个存储器单元被直接连接到第二金属化层上的相应位线段，其中所 述第二金属化层不同于所述第一金属化层，其中：

所述多个位线包括第一位线和第二位线；

所述多个存储器单元包括：第一存储器单元，连接到所述第一位 线和第一字线上；以及一个基准存储器单元，连接到所述第二位线和 第二字线上；

所述DRAM器件还包括：

一个微分读出放大器，连接到所述第一和第二位线，用来比较所 述第一和第二位线上的信号电平；

一个控制器，用来在读操作中，改变所述第一和第二字线上的信 号电平，以激励所述第一存储器单元和所述基准存储器单元，所述第 一和第二字线上的所述变化信号电平分别将噪声感应到所述第一和第 二位线；以及

一个噪声降低子系统，连接到所述第一和第二位线，用来在所述 读操作中，将消除信号注入所述第一和第二位线，以减小第一和第二 位线内的噪声影响。

2.一种动态随机存取存储器件，即DRAM器件，包括：

多条位线和多条字线；

一个存储器单元，用来将数字数据存储在所述DRAM器件内，所 述DRAM器件具有开放式位线结构，所述存储器单元连接到所述多条 位线中的第一位线和所述多条字线中的第一字线上；

一个基准单元，用来存储基准值，所述基准单元连接到所述多条 位线中的第二位线和所述多条字线中的第二字线上，所述基准值用于 读操作期间的比较；

一个微分读出放大器，连接到所述第一和第二位线，用来比较所 述第一和第二位线上的信号电平；

一个控制器，用来在读操作中，改变所述第一和第二字线上的信 号电平，以激活所述存储器单元和所述基准单元，所述第一和第二字 线上的所述变化信号电平分别将噪声感应到所述第一和第二位线；以 及一个噪声降低子系统，连接到所述第一和第二位线，用来在所述读 操作中，将噪声消除信号注入所述第一和第二位线，以减小第一和第 二位线内的噪声影响。

3.根据权利要求2所述的DRAM器件，其中：

所述多个位线是被分布在支承衬底上的多个分立金属化层中。

4.根据权利要求2或3所述的DRAM器件，其中：

所述噪声降低子系统被配置成：能够在所述控制器改变所述第一 和第二字线上的信号电平之前，开始注入所述的噪声消除信号。

5.根据权利要求2或3所述的DRAM器件，其中：

所述噪声消除信号的大小近似等于所述噪声的大小。

6.根据权利要求5所述的DRAM器件，其中：

所述噪声消除信号的极性与噪声相反。

7.根据权利要求2所述的DRAM器件，其中，所述噪声降低子 系统包括：

第一虚拟单元和第二虚拟单元，所述第一虚拟单元连接到所述第 一位线，所述第二虚拟单元连接到所述第二位线；

一个控制单元，连接到所述第一和第二虚拟单元，用来在激活所 述存储器单元和所述基准单元之前那一刻，去活所述第一和第二虚拟 单元。

8.根据权利要求7所述的DRAM器件，其中：

所述控制单元响应读操作的起动而激活所述第一和第二虚拟单 元。