[发明专利]时钟再生电路

摘要

一种时钟再生电路，其具有：半比特延迟器(1)，其输出多值信号A的半比特延迟信号B；1比特延迟器(2)，其输出信号A的1比特延迟信号C；加法器(3)，其将信号A和B相加；衰减器(4)，其衰减相加信号D，并将衰减信号作为阈值信号E；XOR电路(5)，其计算信号F和信号G的XOR，并作为XOR信号H而输出，信号F在信号A的电平小于等于阈值信号E的电平时为逻辑0，在信号A的电平大于阈值信号E的电平时为逻辑1，信号G在半比特延迟信号B的电平小于等于阈值信号E的电平时为逻辑0，在半比特延迟信号B的电平大于阈值信号E的电平时为逻辑1；以及BPF(6)，其输出频率相当于XOR信号H的比特速率的时钟信号J。

主权项

1.一种时钟再生电路，输入具有2值以上的信号电平的规定周期的多值输入信号，输出与上述规定周期同步的时钟信号，其特征在于，具有：第1延迟器，其使上述多值输入信号延迟比上述多值输入信号的1比特长度短的时间，并输出第1多值延迟信号；第2延迟器，其使上述多值输入信号延迟上述多值输入信号的1比特长度的时间，并输出第2多值延迟信号；加法器，其将上述第2多值延迟信号和上述多值输入信号相加，输出相加信号；衰减器，其衰减上述相加信号，并将其作为阈值信号而输出；异或电路，其输入上述多值输入信号、上述第1多值延迟信号、以及上述阈值信号，对下述2值输入信号和下述2值延迟信号进行异或运算，并将该计算结果作为异或信号输出，即，该2值输入信号在上述多值输入信号的电平小于等于上述阈值信号的电平时为逻辑0，而在上述多值输入信号的电平大于上述阈值信号的电平时为逻辑1，而该2值延迟信号在上述第1多值延迟信号的电平小于等于上述阈值信号的电平时为逻辑0，在上述第1多值延迟信号的电平大于上述阈值信号的电平时为逻辑1；以及输出频率相当于上述异或信号的比特速率的上述时钟信号的元件。