[实用新型]无损伤异步数据准同步传输装置

摘要

本实用新型公开了一种无损伤异步数据准同步传输装置。它涉及通信领域中异步数据的准同步传输、异步数据准同步传输的中继及相互转发的处理装置。它由异步接收器、发送缓存器、同步发送器、同步复接器、同步分接器、写控制逻辑模块、去滑码缓存器、读控制逻辑模块、同步接收器、接收缓存器、异步发送器组成。它发端实现串行异步数据到同步数据的转换，以及复接功能；收端实现异步数据的准同步接收和同步数据到串行异步数据的转换，实现了串行异步数据在准同步链路中传输的功能。本实用新型采用大规模可编程数字逻辑器件实现，具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。特别适用于作串行异步数据信息在准同步信道中传输的通信装置。

主权项

1.一种无损伤异步数据准同步传输装置，发端由异步接收器(2)、缓存器(3)、同步发送器(4)、同步复接器(5)组成，收端由同步分接器(9)、异步发送器(10)、缓存器(11)、同步接收器(12)组成，还包括电源(13)，其特征在于：收端还包括读控制逻辑模块(6)、缓存器(7)、写控制逻辑模块(8)，其中发端异步接收器(2)的输入端口1连接外部的异步数据发送装置，异步接收器(2)的输出端口2依次串接缓存器(3)、同步发送器(4)、同步复接器(5)后与输出端口A连接；同步复接器(5)的输出端口3分别与同步发送器(4)输入端口3、缓存器(3)的输入端口4并接，同步复接器(5)的输出端口4分别与缓存器(3)的输入端口3、异步接收器(2)的输入端口3并接；收端输入端口B与同步分接器(9)的输入端口2连接，同步分接器(9)的输出端口1依次串接写控制逻辑模块(8)、缓存器(7)、读控制逻辑模块(6)、同步接收器(12)、缓存器(11)、异步发送器(10)后与外部的异步数据接收装置连接；同步分接器(9)的时钟输出端口3分别与写控制逻辑模块(8)的时钟输入端口3、缓存器(7)的时钟输入端口4并接，同步分接器(9)的时钟输出端口4分别与读控制逻辑模块(6)的时钟输入端口3和缓存器(7)的时钟输入端口3并接，同步分接器(9)的时钟输出端口5分别与同步接收器(12)的时钟输入端口3和缓存器(11)的时钟输入端口4并接，同步分接器(9)的时钟输出端口6分别与异步发送器(10)的时钟输入端口3和缓存器口(11)的时钟输入端3并接；电源(13)的+V电源端分别与各模块电源端口连接。