[发明专利]具有应力层的存储单元无效
| 申请号： | 200680046808.7 | 申请日： | 2006-12-13 |
| 公开（公告）号： | CN101331597A | 公开（公告）日： | 2008-12-24 |
| 发明（设计）人： | 雷扎·阿格哈瓦尼;怡利·叶;希姆·M·萨德 | 申请（专利权）人： | 应用材料股份有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L27/105;H01L29/788;H01L21/8239 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 | 代理人： | 徐金国 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明公开了一种存储单元。该存储单元包括p掺杂衬底，在该衬底上具有一对间隔分开的n掺杂区域，所述n掺杂区域形成围绕沟道的源极和漏极。位于沟道上的叠层顺序地包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅。多晶硅层位于源极和漏极上。覆盖该叠层的覆盖层包括间隔垫层和前金属沉积层。可选地，接点用于每个接触源极、漏极和硅化物层，并且每个接点具有暴露部分。浅隔离沟槽设置在n掺杂区域周围，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层。在存储单元的操作期间该应力层减少保持在浮栅中的电荷的泄漏。 | ||
| 搜索关键词： | 具有 应力 存储 单元 | ||
【主权项】：
1.一种位于衬底上的存储单元，该存储单元包括：(a)p掺杂衬底；(b)位于所述p掺杂衬底中形成源极和漏极的一对间隔分开的n掺杂区域，该n掺杂区域限定出两者之间的沟道；(c)位于所述沟道上的叠层，该叠层包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅；(d)位于所述源极和漏极上的多晶硅层；(e)覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层，并且该覆盖层具有暴露接点的通孔；以及(f)围绕n掺杂区域的浅隔离沟槽，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层，从而在所述存储单元的操作期间该应力层减少保持在所述浮栅中的电荷的泄漏。
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H01L21-02 .半导体器件或其部件的制造或处理
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H01L21-66 .在制造或处理过程中的测试或测量
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