[发明专利]非易失内存单元及制造方法

摘要

具背面沟道隔离的内存单元晶体管被制造而不需使用SOI基材。藉由以该字符线路堆栈做为屏蔽，该半导体材料在该字符线路两侧被蚀刻，先以不等向性蚀刻及接着为等向性蚀刻以加宽蚀刻孔洞及在栅电极下方及距离形成该栅介电体的该ONO储存层一段距离形成一种底切。该底切被填充，由此一种至少20纳米最大厚度的埋藏氧化物层在沟道区域下方形成，此沟道区域为于至少10¹⁷厘米^－3的密度下被p－掺杂。

主权项

1.一种制造具一半导体本体或半导体层的非易失内存单元之方法，其中该非易失内存单元具有以下结构：经埋藏线路，其置于该半导体本体或半导体层表面，一源极区域及一漏极区域，各由该位线路之一连接，施用于至少在该源极区域及该漏极区域间的该表面之栅介电体，一栅电极被放置于该栅介电体，及一字符线路电连接至该栅电极，该字符线路横越该位线路及与该位线路电绝缘，该方法包括下列步骤：在第一步骤提供一具至少一半导体层的半导体本体或基材，在第二步骤沉积一包括提供用以捕获电荷载体的储存层之栅介电体，在第三步骤沉积一提供用做该栅电极的层，在第四步骤形成在该层的开孔及形成在该开孔内的侧壁的间隔物，在第五步骤经由该开孔植入掺杂剂以形成该经埋藏位线路，在第六步骤施用至少一电连接至该栅电极的字符线路层，及施用一硬屏蔽层于该至少一字符线路层的顶部，该硬屏蔽层被使用以架构该栅电极及该至少一字符线路层以形成字符线路堆栈，在第七步骤在该位线路间该字符线路堆栈的两侧不等向性地向下蚀刻进入该半导体本体或半导体层至低于该源极区域及该漏极区域的位准以形成自行对准于该字符线路堆栈的蚀刻孔洞，及在第八步骤以电绝缘材料填充该蚀刻孔洞。