[发明专利]非易失内存单元及制造方法

说明书

本申请是申请日为2003年7月22日、申请号为03132842.3、发明名称为“非挥发内存胞元及制造方法”的发明专利申请的分案申请。

技术领域

本发明系关于电子可写入及可消除非易失闪存领域，其包括较佳为以虚拟接地逻辑或非(NOR)阵列排列的氮化物只读存储器(NitrideRead-Only Memory，NROM)-形式内存单元。

背景技术

非常小的非易失内存单元对在多媒体应用的非常大型的集成密度是必要的。然而，尽管最小特性尺寸，其由微影所决定，持续减少，但其它参数无法据以按比例增减。

NROM-形式内存单元被叙述于B.Eitan等”NROM：新颖局部陷阱，2-位非易失内存单元”，IEEE Electronic Device Letter 21，543-545(2000)，目前，NROM单元系制造为使用三层氧化物-氮化物-氧化物的平面型金属氧化半导体(Metal Oxide Semiconductor，MOS)晶体管，二个氧化层皆做为栅界电体及做为内存或程序层，中间氮化物层被用作储存层以捕获电荷载体，较佳为电子。因所使用材料的特定性质，在程序及消除操作期间，4伏特至5伏特的典型源极/漏漏极电压为必须的。

在这些相当高的电压下，贯穿发生，其会阻碍晶体管沟道长度的进一步尺寸缩小至低于200纳米的值。贯穿被认为是在穿过低于沟道区域的半导体材料的源极/漏极的n+-接合间发生。在半导体装置的物理之近期研究证实当沟道由距栅电极某一距离的埋藏氧化层所限制于下，可得到优异的贯穿行为及短沟道性质的改良。

在绝缘体上硅芯片(Silicon-On-Insulator，SOI)基材的MOSFETs被叙述于Jean-Pierre Colinge的书”绝缘体上晶硅技术：VLSI材料”，第2版，Kluwer Academic Publishers，Dordrecht 1997，第5章：”SOIMOSFET”。SOI MOSFETs沟道区域的垂直延伸受限于SOI基材的绝缘层。该沟道被部份或完全消耗系依据沟道区域的厚度而定，其还决定相邻于栅氧化物及相邻于绝缘层的空间电荷区域是否为分开的或是彼此相邻。该SOI MOSFET对整体基材为完全电绝缘的，除非有提供通过该绝缘层的通孔，以使整体基材可由上方表面被电接触。

在硅的最终整合的第三次欧洲工作站(ULIS 2002)，Munich2002，Thomas Skotnicki提出一种具16纳米栅长度的NANO互补金属氧化半导体(Complementary Metal-Oxide Semiconductor，CMOS)。此型式的晶体管架构提供一种背面沟道隔离，其基本上限制于该沟道区域及藉由移除约15纳米厚晶体成长的SiGe层及以电绝缘材料取代而形成。未掺杂及完全掺杂的沟道之垂直尺寸可与该SOI MOSFETs技艺相比。该高度掺杂的源极及漏极区域延伸至低于该绝缘层位准且以具LDD(轻掺杂漏极)区域提供做为沟道接点，该沟道架构被称为SON，silicon on nothing。

发明内容

本发明目的为提供一种硅氧化氮氧化硅(silicon-oxide-nitride-oxide-silicon，SONOS)-型式晶体管内存单元，其具活动沟道的最小截面积，同时允许该沟道区域的至少部份消耗，及提供一种制造此种内存单元及内存单元阵列的方法。

本发明进一步目的为揭示一种如何制造NROM内存单元而不需使用SOI基材的方法。

进一步目的为提供一种内存单元的绝缘，其可自行对准于字符线路及合适用于内存单元阵列。

本发明进一步目的为提供一种经绝缘的沟道晶体管内存单元，其可以虚拟接地阵列的方式被放置，及一种制造此种内存单元及内存单元阵列的方法。

根据本发明的NROM单元被置于半导体本体或半导体层的表面，其具有关于此表面垂直延伸直线向下进入位线路间的及在相对应字符线路(被提供用于定地址该内存单元)两侧上的该半导体本体或半导体层的电绝缘区域，该电绝缘区域被放置自行对准于该字符线路及亦可能自行对准于该位线路及至少延伸至该源极区域及漏极区域的较低边界位准。该电绝缘区域较佳为包括一种在该沟道区域(其位于源极区域及漏极区域间)下方的底切区域或埋藏层。该晶体管的贯穿被避免或至少藉由该电绝缘区域而受阻碍。