[发明专利]半导体存储器

说明书

本发明涉及一种半导体存储器，更具体地说，涉及一种使用双字线系统和负电压字线系统的半导体存储器。

随着半导体存储器存储量的增大，对存储单元高度集成的需求增加。为响应于该需求，采用了双字线系统，其中在存储单元中提供了子字线驱动电路，以将由金属布线组成的主字线分成多个有多晶硅布线组成的子字线，从而增加字线的密度。

图9是一方块图，示出了双字线系统的概念。其后参考图9描述字线系统的操作和近似构造以及在使用双字线系统的半导体存储器中的驱动装置。图中未示出位线和它们的相关部件。

示于图9的半导体存储器的存储单元阵列100提供有主行译码器电路101₁，101₂等，和行译码器电路102₁，102₂等。助航译码器电路101₁，101₂等的任何一个都是根据一内部地址信号和行译码器控制信号来选择的。例如，如果主行译码器电路101₁被选中，则连接到主行译码器电路101₁上的主字线MWL0被激活。任何一个子行译码器电路102₁，102₂等是根据内部地址信号和行译码器控制信号来选择的。例如，如果子行译码器电路102，被选中，它就根据地址信号，它激活多子字选择线中任何一个。每一个子字线驱动块103₁₁，103₁₂等具有例如4个子字线驱动电路，由子字选择线选择的子字线驱动电路激活子字线，如，连接到驱动电路的SWL0。

双字线系统的使用是基于下列原因。当字线由多晶硅布线组成，尽管它的布线间距可以弄得很小，由于多晶硅布线具有高电阻，如果布线很长，布线末端的线延迟时间增加，这样引起与存储器操作速度增加的冲突。

为解决这一问题，主字线使用金属布线形成，虽然很难使其布线间距更小，但属于低电阻，如铝(Al)或类似物，在存储阵列内部提供有多个子字线驱动块，已使用从每行子字线驱动电路延伸的短子字线来连接存储单元。这会使字线密度以及存储器操作速度增加。

而且，在图9所示的双字线系统中，通过以这样一种方式选择子行译码器电路，即，一个选中的奇数电路与另一个选中的奇数电路平行放置。而一个选中的偶数电路与另一个选中的偶数电路平行放置，写和/或读的数据的数量相应增加。

图10是方块图，示出了传统的半导体存储器的配置的例子。下面描述采用双字线系统的传统的半导体存储器的稍微详细的配置和操作。

图10示出的传统的半导体存储器的特征在于，它大致包括主行译码器111，连接到主行译码器111的主字线112，子行译码器电路113，连接到子行译码器电路113的子字选择线114，多于一个的(如四个)子字线驱动电路115构成一个连接到子字选择线114的子字线驱动块，子字线连接到每个子字线驱动电路115，两个或多个存储单元117水平地连接到每个子字线116，位线118垂直地连接到每个存储单元117。

当主行译码器电路111被选中时，主字线112被激活。任何一个子字选择线114是通过子行译码器电路的选择而激活的，结果，任何一个相应的子字线驱动电路115被选中，它激活任何一个连接到选中的子字线驱动电路115和子字线116。另一方面，位线118由选择的列驱动电路(未显示)激活。

当子字线116变为高(即，为升压电源电势Vpp)且位线的高电平电压(电源电势Vcc)或低电平电压(地电势GND)的任何一个被写在一端连接到具有1/2Vcc的端子的单元电容器CM上时，连接到激活的子字线116和激活的位线118的单元存储器的单元晶体管QM导通。当子字线116为低时(地电势)时，写在单元电容器CM中的电荷由单元晶体管QM保持为OFF(截止)状态。

在图10所示的半导体存储单元中，构成存储单元117的单元晶体管QM的阈值电压Vtn高于周围的晶体管，以减少子阈值泄漏电流。因此，有必要在向存储单元117写入时，向连接到晶体管QM的栅极的子字线116施加一高于“单元晶体管QM的阈值电压Vtn和写电压Vcc总和”的电压，相应的，高于电源电势Vcc的升压电源电势Vpp用作子字线116的高电平电压。