[发明专利]半导体存储器

权利要求书

1.半导体存储器，其子字线驱动电路沿主字线设置，当子字线被选中时，控制子字线驱动电路控制下的所述子字线为预定正电势，并使连接到子字线的存储单元为写状态；当所述子字线未被选中时，控制所述子字线为预定负电势，并使所述单元处于数据保持状态，所述半导体存储器包括：

另一被控制为总是导通状态的晶体管，它置于控制所述子字线为所述预定正电势的晶体管和所述子字线驱动电路中的所述子字线之间；

控制所述子字线为所述负电势的所述晶体管的阈值电压，当所述子字线被选中时，设置为即使其栅极为地电势，仍保持为截止状态；当所述子字线被选中时，低于所述预定正电势的正电压施加到所述栅极。

2.如权利要求1所述的半导体存储器，其特征在于，所述预定的正电势高于电源电势和控制所述字线为所述预定正电势的所述晶体管的阈值电压的总和，低于所述正电势的正电势是电源电势。

3.如权利要求1所述的半导体存储器，其特征在于，当所述主字线和子字线驱动电路的子字选择线被选中时，所述子字线驱动电路处于被选中状态，当所述主字线和/或所述子字选择线未被选中时，处于未被选中状态。

4.如权利要求1所述的半导体存储器，其特征在于，所述主字线由第一主字线和第二主字线组成，所述子字选择线由第一子字选择线和第二子字选择线组成，其中，当所述主字线被选中时，所述第一和第二主字线响应于时钟而降为低电平，而当所述主字线未被选中时，所述第一和第二主字线升为高电平，当所述子字选择线被选中时，所述第一子字选择字线响应于时钟而升为高电平，所述第二子字选择线响应于时钟而降为低电平，而当所述子字选择线未被选中时，所述第一子字选择线降为低电平，所述第二子字选择线升高。

5.如权利要求4所述的半导体存储器，其特征在于，所述第一主字线的高电平电压是电源电压，其低电平电压是地电势，所述第二主字线的高电平电压是高于所述电源电势的升压电源电势，其低电平电压是地电势，其中所述第一子字选择线的高电平电压是所述升压电源电势，其低电平电压是地电势，而所述第二子字选择线的高电平电压是电源电势，其低电平电压是地电势。

6.如权利要求4或5所述的半导体存储器，其特征在于，所述子字线驱动电路提供有第一和第二P沟道晶体管和第一和第二N沟道晶体管，其栅极连接到所述第二主字线的所述第一P沟道晶体管置于所述第一子字选择线和所述第二P沟道晶体管之间，而其栅极接地的所述第二P沟道晶体管置于所述第一P沟道晶体管和所述子字线之间，而且，其栅极连接到所述第二子字选择线的所述第一N沟道晶体管置于所述子字线和具有负电势的端子之间，而其栅极连接到所述第一主字线的所述第二N沟道晶体管置于所述子字线和具有负电势的端子之间。

7.如权利要求6所述的半导体存储器，其特征在于，所述第一和第二N沟道晶体管的阈值电压的设置使得即使它们的源极为负电势，它们的栅极为地电势，它们仍保持在截止状态。

8.如权利要求2所述的半导体存储器，其特征在于，当所述主字线和所述子字线驱动电路的子字选择线被选中时，所述子字线驱动电路处于被选中状态；当所述主字线和/或所述子字选择线未被选中时，所述子字线驱动电路处于未被选中状态。

9.如权利要求2所述的半导体存储器，其特征在于，所述主字线由第一主字线和第二主字线组成，所述子字选择线由第一子字选择线和第二子字选择线组成，其中，当所述主字线被选中时，所述第一和第二主字线响应于时钟而降为低电平，而当所述主字线未被选中时，所述第一和第二主字线升为高电平；当所述子字选择线被选中时，所述第一子字选择线响应于时钟升为高电平，所述第二子字选择线响应于时钟降为低电平，而当所述子字选择线未被选中时，所述第一子字选择线降为低电平，所述第二子字选择线升为高电平。

10.如权利要求9所述的半导体存储器，其特征在于，所述第一主字线的高电平电压为电源电势，其低电平电压为地电势；所述第二主字线的高电平是高于电源电势的升压电源电势，其低电平电压是地电势，其中所述第一子字选择线的高电平电压是所述升压电源电势，低电平电压是地电势，而所述第二子字选择线的高电平电压是电源电势，低电平电压是地电势。