[发明专利]高速缓存污染免除指令

说明书

本发明总的涉及计算机系统领域，尤其涉及提供指令的装置和方法，这些指令在将高速缓存污染减至最小的同时还使得对高速缓存访问的控制易于执行。

与处理器一起使用的高速缓冲存储器使得内存的访问时间减少。构造高速缓存的基本思想是把最频繁被访问的指令和数据放置在快速的高速缓冲存储器中，使得平均的内存访问时间接近高速缓存的访问时间。为了获得在高速缓存的尺寸和性能之间的最佳的折衷，通常的处理器采用分级的高速缓存，即：高速缓存具有不同的级。高速缓存的不同的级与处理器内核的不同的距离相对应。高速缓冲存储器愈靠近处理器，数据访问的速度愈快。然而，高速缓存愈靠近处理器，制造的成本愈高。结果，高速缓存愈靠近处理器，高速缓存就愈快并且(容量)愈小。

依据高速缓存的命中率，频繁地测量高速缓冲存储器的性能。当处理器访问内存并找到在它的高速缓存中的数据时，就叫做产生一次命中(hit)。如果数据没有在高速缓存中找到，而数据是在主存储器中，那么就被认为是未命中(miss)。如果一次未命中发生，就在按照访问地址索引的入口处进行分配。访问可以是将数据装入处理器或者是将数据从处理器存放到内存中。高速缓存的信息被高速缓冲存储器一直保持着，直到它不再需要、失效、或者被其他的数据替换时为止，在这些情况时，高速缓存入口被重新分配。

计算机系统可以使用一级或多级的高速缓冲存储器。各种已知的计算机系统的高速缓存运用的分配和重新分配的方式通常在实际中是相似的。通常的做法是在高速缓存中为处理器需要的所有访问分配一个入口。于是系统结构指明重复使用访问过的数据，不指明有关的高速缓存的分层次的级。即：所有的访问被分配在高速缓存中。这种处理的缺点是在某些情况下，某些数据被访问一次，并且，在不久的将来不被重复使用。对于这样的数据，通常称之为非暂时数据，当高速缓冲存储器满了时，用这些数据覆盖频繁使用的数据(即：暂时数据)，例如高速缓存应用的代码和数据是不希望的。

公开了一种提供高速缓冲存储器管理的计算机系统和方法。该计算机系统包括一个主存储器和一个与主存储器连接的处理器，主存储器具有许多主存储器地址，每一个主存储器地址具有对应的数据入口。至少有一个高速缓冲存储器与处理器相连接。至少有一个高速缓冲存储器具有高速缓存目录和高速缓存控制器，高速缓存目录具有许多地址，而高速缓存控制器具有与许多地址相对应的许多数据入口。处理器接收一条具有操作数地址的指令，并且确定该操作数地址是否与高速缓存目录中的许多地址中的一个地址相匹配。如果匹配，处理器就修改在高速缓存控制器中的与匹配的地址对应的数据入口。否则，在主存储器中的与操作数地址相匹配的数据入口被修改。

通过实施例和附图(但不受其限制)说明本发明。相同的标号表示相同的部件。

附图1说明按照本发明的一个实施例的例示性计算机系统。

附图2说明按照本发明的一个实施例的高速缓冲存储器(例如：L0、L1、和/或L2)的组织结构的一个实施例

附图3说明按照本发明的一个实施例提供的高速缓存污染免除指令165的格式的一个实施例。

附图4A和4B说明按照本发明的一个实施例的高速缓存污染免除指令的操作。

附图5A和5B说明按照本发明的另一个实施例的高速缓存污染免除指令的操作。

附图6是说明本发明的操作步骤的一个实施例的流程图。

在下面的说明中，多处特定的详细说明是为了对本发明的彻底的理解。然而，应该明白：没有这些特定的详细说明可以实践本发明。在其他情况下，为了容易理解本发明，公知的电路、结构和技术不在这里详细说明。