[发明专利]用于顺序脉冲串方式的同步动态随机存取存储器结构

说明书

本发明一般涉及一种电子存储器器件，特别涉及一种具有经过改进的用于以脉冲串方式操作并基本不增加所述存储器尺寸的同步动态随机存取存储器的结构。

在用于存储大量数字编码信息的各种电子系统中利用了动态随机存取存储器(DRAM)。由于利用这些器件的电子系统正在以不断增加的速度运行，所以，DRAM的速度已经变得越来越临界。这就需要具有更快访问时间以用于读/写功能的DRAM器件。

已经开发了很多用于增加这些器件性能的技术。一个已知的这种技术是“予取(pre-fetch)”，这种技术披露在于1994年2月8日颁布的、发明名称为“用于在串行邻接访问存储器开始访问基础上消除页边界限制的SCHEME”的美国专利No.5,285,421。所述“予取”技术通常被应用于已知是顺序动态随机存取存储器(SDRAM)的特殊类型的DRAM中。在这种类型的器件中，所访问的经常是相邻设置的连续存储器位置。

所述“予取”技术的优点是除了数据对应于规定地址以外还通过将附加数据锁存到一个寄存器中的连续访问模式。所述附加数据被置于与所述规定地址相邻的地址。通过将所读取的附加数据存储到所述寄存器中，可以在短于初始访问时间的需要对所述寄存器读出的时间内得到顺序数据。由此，完成一定数量顺序访问所需要的总时间可以被有效地减少。

对Margulis等人的在1995年2月21日颁布的、发明名称为“脉冲串方式DRAM”的美国专利No.5,392,239中披露了另一种已知是“脉冲串方式”的技术。这种技术包括将被迅速从一组连续地址中读出或迅速写入到一组连续地址中的大块数据。由于可以简化寻址方案，所以连续地址的使用增加了DRAM的性能。这种技术仅需要规定一个单一的初始地址，在这种技术中，可以通过增加初始地址产生附加地址。由此，它不再需要传送具有每个数据字的整个地址。Margulis利用脉冲串方式检测器、计数器和缓冲器实现了所述脉冲串方式技术。

SDRAM器件和其它类型的存储器器件需要较快的访问时间。例如希望256M的SDRAM时钟频率在200MHz和250MHz之间。为了实现这样一种器件，通常需要2位的予取。这些时钟速度也需要将被利用所述“脉冲串方式”技术传输给/从所述器件的数据，其中，每个时钟周期(4-5ns)传输一次数据。时钟周期的脉冲串长度或数量通常是由SDRAM方式寄存器确定的。

在SDRAM器件中，具有两种不同的脉冲串类型，这是由所述SDRAM方式寄存器本身确定的。一种脉冲串类型是所述的顺序方式，另一种脉冲串类型是所述的交错方式。图1是一个表，它示出了在这两种具有脉冲串长度为4的不同脉冲串方式之间的差别。如图所示，脉冲串方式在开始地址的基础上确定如何访问数据的顺序。在顺序方式中，数据被按照连续地址访问，而在交错方式中，只有较高或较低的地址被首先访问。

在诸如256M芯片的大SDRAM器件中执行上述两种脉冲串类型中的任何一种都是困难和高成本的。这是因为这种器件需要非常大的结构以支持这样一个器件。

因此，本发明的一个目的是提供一种经过改进的结构，这种结构能够使SDRAM器件以顺序脉冲串方式操作，而基本上不会增加该器件的尺寸。

一个电子存储器器件，包括：具有多个被安置成多个单位(unit)的多个存储器单位的存储器阵列，其中，每个单位被分成具有偶数编址存储器单位的第一部分和具有奇数编址存储器单位的第二部分；耦合到所述存储器阵列并用于选择一定数量所述多个存储器单位的列译码器和行译码器；耦合到所述存储器阵列并用于执行从/向所选择的存储器单位读出/写入操作的读出放大器；和多个经过多个地址线耦合到所述列译码器的地址位，至少一个所述地址位被分割成两个被分割的位以经过被分割的地址线用于所述偶数和奇数编址存储器单位，其中，在存储器访问期间，所述被分割的位被加1以用于脉冲串方式下的每次访问。

下面结合附图详细描述本发明上述目的、特性和优点，其中：

图1表示，用于顺序和交错脉冲串方式的寻址顺序；

图2示出了根据本发明用于支持所述SDRAM结构的电路；

图3是用于一个DRAM器件的一种可能的地址路径；

图4是用于一个DRAM器件的一种可能的数据路径；

图5示出了根据本发明的所述SDRAM结构；

图6示出了根据本发明用于所述SDRAM器件的以交错脉冲串方式的单位结构；

图7示出了根据本发明用于所述SDRAM器件的以顺序脉冲串方式下的单位结构；