[发明专利]带有对用于选择存储单元的辅助字线的控制的半导体存储器件

说明书

本发明涉及一种半导体存储器件，特别涉及一种带有一个辅助字线驱动电路的半导体存储器件，其中，所述辅助字线驱动电路用于依据由一个主译码器电路控制的主字线和由一个辅助译码器电路控制的辅助字选择线为存储单元选择激活辅助字线。

近年来，由于半导体微加工工艺的提高，为了获得更大的存储容量，半导体存储器件已经以日益增长的速率进行高度集成。在半导体存储器件中，可以容易地对能够存储并保存数据的动态随机存取存储器(DRAM)进行高度集成以获得更大的存储容量，因为一个存储单元包括两个元件，即一个晶体管和一个电容器。在相关学术界的出版物中已经提到了具有吉位存储容量的DRAM。

附图1显示了一个DRAM存储单元。如图1所示，DRAM存储单元包括一个存储单元电容器C1，它通过一个存储单元晶体管M1保持在电源电压Vcc或地电位GND。为了减少亚阈值泄漏，存储单元晶体管M1的阈值电压Vtn比周围的晶体管的阈值电压高。因此，为了将数据写入存储单元电容器C1，必须将一个比阈值电压Vtn和电源电压Vcc之和高的电压加到字线WL上，该字线WL与存储单元晶体管M1相连。其结果是，将一个比电源电压Vcc高的提高的电位Vpp通过字线WL加到存储单元晶体管M1的栅极上。

随着DRAM的存储容量的增加，从外部电源提供给DRAM的电源电压降低。例如，一个具有64,256Mb存储容量的DRAM的电源电压大约为3.3V，而一个具有1Gb存储容量的DRAM的电源电压大约为2.5V。

对于带有较低电源电压的DRAM的高速运行，存储单元晶体管的阈值电压可以被降低，以提高其驱动能力。然而，降低的阈值电压会导致较差的亚阈值泄漏特性。

因为需要减少亚阈值泄漏，所以存储单元晶体管的阈值电压不能被显著地降低，并且不能根据电源电压进行比例换算。因此，加到存储单元晶体管的栅极上的提高的电压不能被足够地降低，并且很难从较低的电源电压来获得提高的电压。

为了解决上述问题，有人提出将一个负电压加到与存储单元连接的字线上。

附图2显示了依据这种建议的第一个传统的半导体存储器件(日本专利公开文本No.84355/94)，附图3显示了第一传统半导体存储器件的运行时序图。

在图2中，字线WL0、WL1用于传送加到存储单元晶体管M49的栅极上的信号。

在一种未选定状态下，在一个字译码器52中的选择晶体管N66的栅极保持在地电位GND，使得选择晶体管N66不导通，并且非选择晶体管N68的栅极保持在电源电压Vcc，使得非选择晶体管N68导通。来自一个低位地址预译码器53的字线选择信号50a具有地电位GND。字线WL0、WL1保持在负电位VL，为低电平，负电位VL为一个比N沟道晶体管N66的阈值电压Vtn的绝列值小的值。

在一种选定状态下，在字译码器52中，在时间t1运用一个地址信号将来自NAND门60的输出信号从电压Vcc改变到负电位VL。晶体管N66的栅极电位变到Vcc-Vtn，使得晶体管N66导通，并且晶体管N68的栅极电位变到负电位VL，使得晶体管N68不导通。

因此，将所有连接到导通晶体管N66的字线从负电位VL提升到地电位GND。

在低位地址预译码器53中，只有一个选定的字线选择信号50a的电位响应施加的地址信号改变到一个提高的电位VH，从而将所要的字线WL0提升到提高的电位VH。

图4显示了第二个传统的半导体存储器件(Yamagata,T.等，“低电压运行和/或吉级DRAM的电路设计技术”，ISSCC科技论文文摘，第248-249页，1955年2月)。

在一种未选定状态下，NAND门71的输出信号具有电源电压Vcc。因此，晶体管N72的栅极保持在电源电压Vcc，使得晶体管N72导通。用一个提高的电位Vpp加到晶体管P72的栅极上，使其不导通。字线WL现在保持在负电位Vbb。

当施加一个地址信号来引出一种选定状态时，NAND门71的输出信号具有地电位GND。晶体管N72的栅极保持在负电位Vbb，使得晶体管N72不导通。将地电位GND加到晶体管P72的栅极上，使其导通。字线WL的电位从负电位Vbb改变到提高的电位Vpp。

由于下述原因，上述的传统的半导体存储器件还存在着一些缺陷：

依据第一个传统的半导体存储器件，将负电位设置为低于N沟道晶体管的阈值电压的绝对值，使其不可能充分地降低字线电位。而且，当字译码器52被激活时，那些没被字线选择信号50选择的字线从负电位变到地电位GND。