[发明专利]半导体装置及其制造方法

说明书

本发明涉及半导体装置及其制造方法，更具体地说，涉及具有连接不同的导电型的杂质区的局部布线的半导体装置及其制造方法。

作为利用局部布线来连接不同的导电型的杂质区的半导体装置的一例，已知有静态随机存取存储器(以下简单地称为「SRAM」)。在图69中示出了例如在特开平2-150062号公报中公布的现有的CMOS(互补型金属氧化物半导体)型SRAM的等效电路图。

如图69中所示，SRAM的存储单元包含2个负载用pMOS晶体管T1、T3和4个nMOS晶体管T2、T4、T5、T6。

将1对驱动nMOS晶体管T2、T4的各漏极连接到另一方的栅电极上，将负载用pMOS晶体管T1、T3的各漏极连接到驱动nMOS晶体管T2、T4的各漏极上。将驱动nMOS晶体管T2、T4的源极固定于预定的电位(例如接地电位)上，将电源电位Vcc加到负载用pMOS晶体管T1、T3的源极上。其结果，就将电流供给由驱动nMOS晶体管T2、T4和负载用pMOS晶体管T1、T3构成的触发电路。

将存取nMOS晶体管T5、T6连接到上述触发电路的存储节点17a、17b上。存取nMOS晶体管T5、T6的栅电极与字线6连接。

其次，使用图70更具体地说明上述CMOS型SRAM的存储单元的结构。图70是CMOS型SRAM的1位部分的存储单元的平面图。

如图70中所示，在半导体衬底的主表面中的元件分离区中形成分离氧化膜2。在用该分离氧化膜2包围的元件形成区中形成n⁺杂质区11a1、11a2、11a3、11b1、11b2、11b3。此外，在元件形成区中形成p⁺杂质区10a1、10a2、10b1、10b2。n⁺杂质区11a1～11b3成为驱动nMOS晶体管T2、T4和存取nMOS晶体管T5、T6的源/漏区。此外，p⁺杂质区10a1～10b2成为负载用pMOS晶体管T1、T3的源/漏区。

例如，由多晶硅构成的栅电极8起到负载用pMOS晶体管T3和驱动nMOS晶体管T4的栅电极的功能。此外，栅电极8具有延伸到负载用pMOS晶体管T1附近的延伸部。栅电极7起到负载用pMOS晶体管T1和驱动nMOS晶体管T2的栅电极的功能，具有延伸到驱动nMOS晶体管T4附近的延伸部。栅电极6是存取nMOS晶体管T5、T6的栅电极，同时也作为字线使用。

形成绝缘膜(图中未示出)以便覆盖上述栅电极6～8，在该绝缘膜上形成由铝膜构成的局部布线39a、39b。p⁺杂质区10a2、栅电极7的延伸部、n⁺杂质区11a2通过在上述绝缘膜中形成的接触孔17a、16a、15a并利用局部布线39a相互连接。此外，p⁺杂质区10b2、栅电极8的延伸部、n⁺杂质区11b2通过在上述绝缘膜中形成的接触孔15b、16b、17b并利用局部布线39b相互连接。

其次，使用图71，说明沿图70中的X1-X2线的剖面结构。参照图71，在半导体衬底的主表面上形成p阱3和n阱4。在p阱3内形成n⁺杂质区11a2、11a3，在n阱4内形成p⁺杂质区10a2。

在栅电极6～8的侧壁上形成侧壁绝缘膜9。形成层间绝缘膜12以便覆盖栅电极6～8。在层间绝缘膜12中设有到达n⁺杂质区11a2的接触孔15a、到达栅电极7的接触孔16a和到达p⁺杂质区10a2的接触孔17a。

形成由铝膜构成的局部布线39a，使其从接触孔15a～17a内延伸到层间绝缘膜12上。形成层间绝缘膜20以便覆盖该局部布线39a。形成接触孔21，使其贯通层间绝缘膜20和层间绝缘膜12到达n⁺杂质区11a3。形成铝布线22，使其从接触孔21内延伸到层间绝缘膜20上。

如上所述，利用铝膜等金属膜构成了连接p⁺杂质区10a2与n⁺杂质区11a2的局部布线39a。这是为了在连接不同的导电型的杂质区时在布线内不形成pn结。

但是，由于使用铝膜等金属膜作为局部布线39a，产生了如下说明的问题。