[发明专利]高速缓冲存储器装置等的半导体存储装置

说明书

本发明涉及一种高速缓冲存储器装置等的半导体存储装置的改进装置。

近年，为了提高微处理器的整体性能，一般在微处理器中，在CPU与低速大容量主存储装置之间设置有高速缓冲存储器。

有关高速缓冲存储器，例如在John L．Hennessy，David A．Patterson著，“Computer Architecture：A Quantitative Approach”，MorganKnafmann Publishers，INC．(1990)等书中有详细的说明。

高速缓冲存储器的控制方式，根据写入方式的不同，其基本方式分为通写方式(WRITETHROUGH)和回写方式(WRITEBACK)两种。在通写方式中写入操作是对高速缓冲存储器和主存储器两方进行。另一方面，在回写方式中，写入操作仅对高速缓冲存储器进行，数据变更了的高速缓冲存储器中的块，在成为置换对象时才被写入到主存储器中。

图8是说明这样的高速缓冲存储器的已有示例，是表示了高速缓冲存储器和周边相关联的装置的构成示例的方框图。

在该图中，1为微处理器，仅仅表示了与本发明相关的构成要素。3为CPU，4为外部主存储器，5为总线控制装置，6为地址总线，7为数据总线，8为高速缓冲存储器，9为回写缓冲器。

在如上那样构成的高速缓冲存储器中，就回写方式，对高速缓冲存储器8的写入动作过程作如下说明。

地址总线6将从CPU3中送出来的地址信号传送给高速缓冲存储器8，并且通过总线控制装置5传送给主存储器4。数据总线7进行高速缓冲存储器8或主存储器4与CPU3之间的数据传送。总线控制装置5控制本身与主存储器之间的地址总线6，数据总线7。还有，高速缓冲存储器8与主存储器4之间传送的数据的最小单位为块或线，其块的大小一般比高速缓冲存储器8与数据总线7之间一次传送的数据宽度(比特数)要大，例如是它的整数倍。

对高速缓冲存储器8的任意的地址进行写入操作时，如果包含有成为写入操作对象的地址的块(或线，以下均以“块”表示)内的数据在高速缓冲存储器8内一定时间内没有变更(重写)，由于与主存储器4有相同的数据，因而没有必要回写到主存储器4中。另一方面，如果包含有成为写入操作对象的地址的块内的数据在高速缓冲存储器8内一定时间内有变更，由于块内的数据与主存储器4的数据不同，在向高速缓冲存储器8写入新的数据前，有必要将该块的数据回写到主存储器4中。

在进行回写到主存储器4中的动作时，高速缓冲存储器8的写入操作只好等待。由于向主存储器4的写入是非常低速的，因此，为了缩短等待时间，采用了临时保存向主存储器4回写所必要的数据的回写缓冲器9。

即向高速缓冲存储器8进行写入操作时，当有必要将包含有写入对象地址的块的数据回写到主存储器4时，首先从高速缓冲存储器8中读出该块的数据，通过数据总线7退避到回写缓冲器9中。此后，向高速缓冲存储器8进行写入操作。另外利用空闲时间将退避到回写缓冲器9中的数据回写到低速的主存储器4中。

但是，在上述已有的构成中，回写缓冲器9是作为高速缓冲存储器8的外部电路构成，通过数据总线7进行向回写缓冲器9的写入(退避)操作。退避到回写缓冲器9中的数据是高速缓冲存储器8和主存储器4之间传送数据的最小单位，即是包含有写入对象地址的块的全部数据。其块的大小，是高速缓冲存储器8与数据总线7之间一次所传送数据宽度的数倍。因此为了将一个块的数据退避到回写缓冲器9中，必须多次访问高速缓冲存储器8，读出数据。例如，当高速缓冲存储器8与数据总线7一次所传送数据的宽度为32比特，在块的大小为128比特(16字节)时，为了将一个块的数据退避到回写缓冲器9中，必须最少四次访问高速缓冲存储器8。因此，存在着使用微处理器1的系统的吞吐能力低的大问题。

而且，由于增加了访问高速缓冲存储器8的次数，存在着微处理器1的消耗功率大的问题。

进一步，在回写缓冲器9中必须保存有大的块大小的数据，例如采用通常构成的触发器构成时，需要占有大的面积，因而存在着面积增大的问题。

本发明的目的是在临时保存向主存储器回写所必须的数据时，高速缓冲存储器的访问次数比现有装置要少，希望一次就能临时存储回写所需的全部数据，试图提高吞吐量和降低消耗电能，同时通过采用存储单元构成回写缓冲器，试图缩小芯片的面积。