[发明专利]高速缓冲存储器装置等的半导体存储装置

权利要求书

1．一种半导体存储装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是在所述存储单元阵列内，包含有在沿行方向延伸的至少有一行存储单元的特定存储单元行，具有当由所述任一条字线选中同一行的存储单元时，这些存储单元的数据，通过与这些存储单元连接的位线对，全部可以写入到所述特定存储单元行中的写入方式。

2．根据权利要求1所述的半导体存储装置，其特征是由所述任一条字线选中同一行的存储单元的数据，不管有无写入方式的动作，可以通过与这些存储单元连接的位线对读出，所述写入方式，在所述同一行的存储单元的数据读出时，选中所述特定的存储单元行，同时将所述同一行的存储单元所有的数据，通过与这些存储单元连接的位线对，分别写入到所述特定存储单元行中的存储单元。

3．根据权利要求1或2所述的半导体存储装置，其特征是构成所述特定存储单元行的同一行的存储单元由选中特定存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别连接的位线对读出。

4．根据权利要求1、2或3所述的半导体存储装置，其特征是具有选择从多条位线对分别读出的多个数据的一部分的列开关，由列开关所选择的一部分数据向外输出到微处理器的数据总线上。

5．根据权利要求1、2或3所述的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包含有与负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的源极共同连接的公共源极和基准电位线之间配置并在数据写入动作时控制为未选中状态的控制用MOSFET的静态型存储单元所构成。

6．根据权利要求1、2或3所述的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包含有与负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的一方和基准电位线之间以及在所述一对驱动用MOSFET的另一方和基准电位线之间配置并在数据写入动作时控制为未选中状态的一对控制用MOSFET的静态型存储单元所构成。

7．一种高速缓冲存储器装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的高速缓冲存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是具有当有必要将写入到所述高速缓冲存储单元阵列的一部分存储单元的数据向主存储装置写入时、临时保存所述数据的回写缓冲器，所述回写缓冲器包含在所述高速缓冲存储单元阵列中，并且由有在沿行方向延伸的至少有一行存储单元的特定存储单元行所构成，构成所述回写缓冲器的特定存储单元行的存储单元分别相连的位线对与所述高速缓冲存储单元阵列的各位线对共用。

8．根据权利要求7所述的高速缓冲存储器装置，其特征是由所述任一条字线选中的同一行的高速缓冲存储单元的数据，不管构成所述回写缓冲器的特定存储单元行是选中还是未选中，可以通过与这些高速缓冲存储单元连接的位线对读出，具有在读出由所述任一条字线的同一行的高速缓冲存储单元的数据时，选中构成所述回写缓冲器的特定存储单元行，同时将所述同一行的高速缓冲存储单元所有的数据，通过与这些高速缓冲存储单元连接的位线对，分别写入到构成所述回写缓冲器的特定存储单元行的存储单元写入方式。

9．根据权利要求7或8所述的高速缓冲存储器装置，其特征是构成所述回写缓冲器的特定存储单元行的同一行的存储单元，由选中所述特定的存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别相接的位线对读出。