[发明专利]分析电路测试结果的装置和方法及存储分析程序的记录介质无效

专利信息
申请号: 98102094.1 申请日: 1998-06-11
公开(公告)号: CN1212397A 公开(公告)日: 1999-03-31
发明(设计)人: 杉本正明 申请(专利权)人: 日本电气株式会社
主分类号: G06F11/00 分类号: G06F11/00;G01R31/28
代理公司: 中原信达知识产权代理有限责任公司 代理人: 穆德骏
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 分析 电路 测试 结果 装置 方法 存储 程序 记录 介质
【说明书】:

发明涉及分析电路测试结果的装置和方法,以及存储用于分析电路测试结果的分析程序的记录介质,适用于具有存储单元的LSI。

对具有存储单元的LSI的电测试由一个电测试装置执行。电测试的对象是存储单元。具体地说,通过电测试装置,将特定的测试数据写入LSI上的每个存储单元,然后检查是否可从其合格地读出每个写入的数据。

在这些存储单元中存在着包括固有缺陷的存储单元和完全合格的存储单元都被电测试装置判断为有缺陷。这种虽然实际上无缺陷而被测试装置认为是有缺陷的存储单元在下面被称为伪缺陷存储单元。

为了在上面那些被判断为有缺陷的存储单元中区分实际有缺陷的存储单元和伪缺陷存储单元,需要复查被判断为有缺陷的所有存储单元中的每一个。这种复查需要大量的工作。

从电路测试结果的数据获得被判断为有缺陷的存储单元的地址,然而,很难找到该存储单元位于晶片上的哪个位置。

因此,本发明的一个目的是提供一种电路测试结果分析装置,能区别真正有缺陷的存储单元和伪缺陷存储单元,并在晶片上进一步标明任何真正有缺陷存储单元的位置。

本发明的另一个目的是提供一种分析电路测试结果的方法,适用于上面的电路测试结果分析装置。

本发明的再一个目的是提供一种存储用于分析电路测试结果的分析程序的记录介质。

根据本发明的电路测试结果分析装置目的在于分析这种电路的测试结果,包括一个初级电路和一个次级电路组,该次级电路组包括在初级电路的影响下分别有功能缺陷可能性的多个次级电路。

根据本发明的一个方面,电路测试结果分析装置包括一个数据库部分和一个用于分离缺陷数据的缺陷数据分离部分。数据库部分保持有关分别配置在一个衬底上的初级电路和次级电路组的位置信息和初级电路和次级电路组之间的互连信息作为初级电路和次级电路组之间组合形式的信息。数据库部分还判断当所有次级电路有同样等级的功能缺陷时是初级电路造成缺陷。数据库部分还在次级电路组的一个特定次级电路比任何其它次级电路有更多功能缺陷时进一步判断该特定次级电路造成缺陷。缺陷数据分离部分根据数据库部分的判断在一类属于造成某些缺陷的电路的缺陷数据和另一类属于不造成缺陷的电路的缺陷数据之间进行区分。

根据本发明分析电路测试结果的方法目的在于分析该电路的电路测试结果,该电路包括初级电路和次级电路组,次级电路组包括在初级电路的影响下分别有功能缺陷可能性的多个次级电路。

根据本发明的另一个方面,分析电路测试结果的方法包括第一步骤,保持有关分别配置在一个衬底上的初级电路和次级电路组的位置信息以及初级电路和次级电路组之间的互连信息作为初级电路和次级电路组之间组合形式的信息;第二步骤,判断当所有次级电路有同样的功能缺陷时是该初级电路造成缺陷,当一个特定次级电路比任何其它次级电路有更多功能缺陷时则判断该特定次级电路造成缺陷;和第三步骤,根据第二步骤的判断在一类属于造成某些缺陷的电路的缺陷数据和另一类属于不造成缺陷的电路的缺陷数据之间进行区分。

根据本发明,还提供一种存储用于分析该电路的电路测试结果的分析程序的记录介质,该电路包括初级电路和次级电路组,次级电路组包括在初级电路的影响下分别有功能缺陷可能性的多个次级电路。

分析测试结果的分析程序被用来执行下列步骤:第一步骤,在一台计算机中保持有关分别配置在一个衬底上的初级电路和次级电路组的位置信息和初级电路和次级电路组之间的互连信息作为初级电路和次级电路组之间组合形式的信息;第二步骤,当所有次级电路有同样的功能缺陷时判断是该初级电路造成缺陷,当次级电路组的一个特定次级电路比任何其它次级电路有更多功能缺陷时则判断该特定次级电路造成缺陷;和第三步骤,根据第二步骤的判断在一类属于造成某些缺陷的电路的缺陷数据和另一类属于不造成缺陷的电路的缺陷数据之间进行区分。

下文将参考附图详细描述本发明,其中:

图1示出一个晶片的一个实例;

图2示出一个晶片上的存储电路的一个实例;

图3是表示图2中存储电路的初级电路中存在一个缺陷的情况下的示意图;

图4是表示图2中存储电路的次级电路中存在一个缺陷的情况下的示意图;

图5说明根据本发明优选实施例的电路测试结果分析装置的结构;

图6是说明电路测试结果分析装置的功能的流程图;

图7是详细描述图6中步骤3内容的流程图;

图8是详细描述图7中步骤10内容的流程图;

图9是说明根据本发明在一个晶片上的缺陷的频率分布示意图;

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