[发明专利]串行输入输出电路和串行总线接口电路

说明书

本发明涉及与端口输入输出电路一起实现在中央处理装置等器件和I²C总线等串行总线之间进行接口的串行总线接口电路的串行输入输出电路(以后，简称为串行I/O电路)和串行总线接口电路。

串行I/O电路应用于实现I²C总线接口电路。该I²C总线是飞利浦公司提倡的双线式的双向串行总线线路，由时钟线路(以后，简称为SCL)和数据线路(以后，简称为SDA)构成。微控制器、LCD(液晶显示器)驱动器、门阵列、ADC(模拟数字变换器)、静态RAM或EEPROM等多个器件与I²C总线连接，其中，主导的器件指定想访问的从属的器件的地址后，进行数据的传输。

下面，简单地说明I²C总线的规格。与I²C总线连接的器件，对于SDA和SCL二者都必须具有开路漏极，另外，SDA和SCL都由上拉电阻上拉到某一正电压。这样，在I²C总线的SDA、SCL和与I²C总线连接的各I²C总线接口电路之间，设定着线“与”连接。不论什么器件都不使用I²C总线时，SCL和SDA都处于高电平状态。数据传输时，如果SCL处于高电平状态，就不允许SDA的状态发生变化，仅当SCL是低电平状态时才允许SDA的状态发生变化。但是，这一规则有2个例外，一个是起始条件的发生，另一个是停止条件的发生。在SCL保持为高电平状态时，起始条件由SDA的后沿起动，在SCL保持为高电平时，停止条件由SDA的前沿起动。

另外，利用I²C总线传输的数据由8位(1字节)构成，在各字节的末尾附加确认位。接收端正常地接收1字节数据、并在接收数据的第1位后接收到SCL的第9个时钟脉冲时，通过使SDA成为低电平而将确认信号返回。1次传输所能传输的字节数没有限制，多少字节都可以传输。用I²C总线最初传输的第1字节是7位的从属地址，其最低有效位是表示数据的方向的方向位。即，方向位为0时，表示主导器件将数据写入从属器件，方向位为1时，表示主导器件从从属器件读入数据。

图6a、6b表示通过I²C总线的数据传输的例子。这是在表示指示目标从属器件的从属地址的第1字节之后将另一字节的数据向从属器件传输的例子，图6a表示SCL线路上的波形，图6b表示SDA线路上的波形。

主导器件控制I²C总线上的数据传输。因此，主导器件对从属器件提供时钟脉冲，同时，如图6a和图6b所示，产生起始条件和停止条件。另外，由于I²C总线系统是多路主导器件的系统，所以，有时多个主导器件想同时开始进行数据的传输。为了避免这时的混乱，采用了判优法。判优法对SDA和SCL二者都进行。这里，虽然未特别说明判优法的判别方式，但是，由于很复杂，所以，通常使用I²C总线的专用硬件。但是，如果进行系统控制的中央运算处理装置(以后，简称为CPU)的处理能力高，CPU也可以控制I/O端口而进行判优。

图7是表示与I²C总线连接的先有的包括I²C总线接口电路的器件的结构的框图。在图示的器件中，假定CPU的处理能力高、CPU控制I/O端口而实现判优的处理。图中，1是具有时钟端子CLK、输入端子IN和输出端子OUT的先有的串行I/O电路，2是进行该整个器件的控制的CPU，3是将它们连接的数据总线。

4是具有与连接于I²C总线的SCL的SCL端子连接的输入端的输入缓冲器，5是具有与SCL端子连接的输出端的输出缓冲器，6是用于从2个输入中选择1个并将所选择的1个向输出缓冲器5的输入端传输的选择器，7是存储通过SCL端子输出的输出信号值的输出锁存器，8是将串行I/O电路1的时钟端子CLK与选择器6的2个输入中的1个或输入缓冲器4的输出连接的开关。9是具有与连接于I²C总线的SDA的SDA端子连接的输入端的输入缓冲器，10是具有与SDA端子连接的输出端的输出缓冲器，11是用于从2个输入中选择1个并将所选择的1个向输出缓冲器10的输入端传输的选择器，12是存储通过SDA端子输出的输出信号值的输出锁存器。