[发明专利]在半导体器件内制作内连线的方法

说明书

本发明涉及一种集成电路元件中连接线构造(Wiring structure)的制作，特别是涉及介质层通孔(vias)与延伸穿过介质层通孔而连接到埋置的连接线(Wiring lines)或接线盘垫(pads)的内连线(interconnect)的制作。

许多高集成化半导体电路都使用了多层连接线的构造，以将元件内部的各个区域互相连接起来，以及将集成电路内的一个或多个元件连接起来。在制作这种构造时，现有技术是先制成第一层连接线，再在其上沉积一金属间电介质层，穿透金属间电介质层而形成一介质层通孔，以便暴露出第一层连接线的一部分，再将金属沉积于介质层通孔内，形成一种垂直延伸的内连线或“插塞”(plugs)。接着在金属间电介质层上形成一第二层连接线，第二层连接线中的其中一条与插塞接触，以将第一层连接线连接到电路中的其他导体上。现有技术中穿透金属间电介质层而制作介质层通孔的方法，以及现有技术中用来将金属插塞制成连接线层之间的垂直内连线的方法，可能会形成具有令人无法接受的电阻的内连线，造成无法令人满意的内连线结构。

图1-3中显示一种现有的多层连接线结构以及制作该构造的一种方法。图1中显示处于制作过程一中间步骤的一个半导体电路，其中一层绝缘材料12覆盖着一半导体衬底10。第一层连接线14设置于绝缘材料层12上，这层连接线通常与制作在半导体衬底上另一端的一个或多个元件(未显示)接触。一金属间电介质层16覆盖着第一层连接线14与绝缘材料层12的未被第一层连接线所覆盖的部分。图2中显示图1的元件的一个介质层通孔18穿透金属间电介质层16而形成，并向下到达第一层连接线14的表面。该介质层通孔利用各向异性蚀刻制成。通常，介质层通孔形成于连接线或接触垫的尾端或边缘处。不论是由于设计，对准或工艺误差，介质层通孔的一部分可能会形成于第一层连接线14的一个边缘之上，形成了所谓的“未接着介质层通孔”(unlanded via)。当未接着介质层通孔形成时，特别是当介质层通孔蚀刻程序使用连接线14的金属表面作为蚀刻阻挡层时，介质层通孔可能会沿着第一层连接线的侧壁延伸进入金属间电介质层16内，形成了邻接着连接线14的一个空穴20。

图3显示了图2的构造在后续工艺步骤中，在介质层通孔内形成一金属插塞24以与第一层连接线14接触的情形。在一典型的结构中，第一层连接线14可为铝、铜、铝与硅或铜的合金，或其他制作起来不昂贵的导电材料。金属插塞通常是由钨制成的，但其他包括铝或铜的材料也是可以使用的。从上述现有技术的描述可以看出，金属插塞24的形成会在一个未接着的介质层通孔内沿着一条连接线将任何空穴20的内部填充起来。事实上，图3中所显示型态的内连线构造，可能会在不同批次中与在每一单一晶圆上，都显示出不同程度的电阻特性。由于会损伤元件的性能及降低产品的成品，高阻值的电阻与变动的电阻两者都是不能接受的。

因此本发明的一个目的在于提供一种制作金属内连线结构的方法，其具有更均匀且可预期的电阻。

为实现上述目的，本发明提供一种在  半导体器件内制作内连线的方法，包括以下步骤：在一半导体衬底上，邻接着一第一绝缘层提供一导电层，该导电层与第一绝缘层具有共同平面的上表面；在导电层与第一绝缘层的上表面上沉积一蚀刻阻挡层，其与第一绝缘层不同；在蚀刻阻挡层上沉积一第二绝缘层，其与蚀刻阻挡层不同；蚀刻出一介质层通孔，以暴露出蚀刻阻挡层的一部分，被蚀刻的介质层通孔至少局部地形成在导电层上方；去除介质层通孔内的蚀刻阻挡层；以及在介质层通孔内填充一导电材料。

以下结合附图来详述本发明的优选实施例，附图中：

图1-3显示现有技术的第一层连接线的内连线，并用以说明其制作方法；

图4显示当使用形成了未接着插塞构造的钨插塞技术时所产生的一种问题的情形；以及

图5-11显示根据本发明制作多层连接线结构的工艺的具体步骤和阶段。