[发明专利]半导体器件的制造方法

说明书

发明领域

本发明涉及制造半导体器件时使用的一种选择刻蚀方法，以及采用选择刻蚀法制造双极性晶体管的方法。

背景技术

集成电路的设计和制造趋势趋向于各个器件逐渐小型化，而其性能逐渐增强。例如，双极性晶体管的尺寸在水平和垂直方向上逐渐缩小，以便增加组合密度和晶体管速度。同时制造精度越来越重要，不但对于各个生产阶段来说是这样，而且对于不同层之间的调整也是如此。

在目前双极性高频晶体管的制造中通常采用一种自对准的基极-发射极结构(T.H.Ning等人，“自对准的npn双极性晶体管”，IEDM Techn.Dig.，第823-824页，1980)工艺，该工艺能够使晶体管元件制作得较小，当非本征基极与本征基极在发射极附近相连时，可使基极-收集极电容以及基极电阻降低。本专业技术人员熟知该方法的各种方案。

美国专利5,266,504描述了一种制造自对准的双极性晶体管的方法，其中基极外延生长，发射极通过沉积非晶硅层后再接着沉积多晶硅层而形成，此后对该结构制作布线图案并刻蚀。然后通过SPE(固相外延生长)，使非晶硅层再结晶。该方法能够提供一种薄基极，以及清晰且好控制的发射极-基极接合。

美国专利4,988,632提出了一种在衬底上沉积多晶硅层或非晶硅层，并在该层掺杂的方法。在上述硅层上沉积一层LTO(低温氧化物)或某些其它介质，此后对该结构制作布线图案和刻蚀，以提供一个基极电极和发射极开口。美国专利5,213,989提出了一种在衬底上沉积多晶硅层、非晶硅层或某些类似硅基层，并在该层掺杂的方法，此后在硅层上沉积一层介质，优选的是基于TEOS(基于四乙基原硅酸盐)的氧化物。然后用公知方法对该结构制作布线图案和刻蚀。美国专利4,988,632和5,213,989没有明确表明，当刻蚀出发射极开口时，硅层应当是非晶硅层。

当有选择地从硅衬底上刻蚀掉多晶硅层时，会出现一些问题，这些问题包括停止刻蚀过程的困难，以致完全除去了多晶硅层，同时未太深地穿透衬底。多晶硅层沿不同的晶体方向以及在晶粒间界有不同的刻蚀速度，结果产生了刻蚀残余，所谓的柱状物，或刻蚀表面凹凸不平，所谓的刻面，以及刻蚀出的开口粗糙或边界模糊。当通过离子注入法对多晶层进行掺杂时，在晶粒间界或沿晶体方向有使掺杂剂沟流化的危险，这意味着不能控制掺杂的程度。特别是在制造具有自对准的基极-发射极结构的双极性晶体管中，当刻蚀出发射极开口时，最重要的是要克服上述问题，因为当衬底被刻蚀太深时，在本征基极和非本征基极之间，有串联电阻过高或电路断开的危险。当进行掺杂，以实现预定的掺杂型，n或p，以形成发射极时，还有形成所谓管状物，即形成该掺杂型横向穿过本征基极的沟流的危险，结果导致发射极漏电。通常这些管状物的形成是由于刻蚀残余，即所谓柱形物造成的。

发明概述

本发明的目的是提供一种解决上述问题的方法，由此生产出比采用至今为止已知方法生产出的半导体部件质量更高和/或性能更好和/或尺寸更小的半导体器件，尤其是双极性晶体管。

为此，本发明的方法包括刻蚀非晶硅。这种硅没有晶体结构。使用这种非晶硅可消除许多刻蚀多晶硅遇到的问题和缺陷。

本发明提供一种在制造半导体元件中的选择刻蚀方法，其特征在于：

-在同一半导体材料的单晶体衬底(1)上沉积一层厚度为几百毫微米的半导体材料的非晶形层(6)；

-在非晶形层(6)上沉积至少一层介质层(7)，以防止上述非晶形层(6)晶化；

-对得到的结构(8)制作布线图案，此后在预定区或区域(9)内刻蚀掉介质层(7)和非晶形半导体层(6)；以及

-对得到的结构进行热处理。

本发明还提供一种制造具有自对准基极-发射极结构的双极性晶体管的方法，其特征在于：

-在晶体硅的衬底(1)上沉积一层非晶硅层(6)，该衬底具有第一导体型的上部区域(3-4)；

-用掺杂剂在非晶硅层(6)上掺杂，以形成第二导体型；

-用防止非晶硅层(6)晶化的方法，在非晶硅层(6)上沉积至少一层介质层(7)；

-对得到的结构(8)制作布线图案，此后在预定区域内刻蚀掉介质层(7)和非晶硅层(6)，以限定一个发射极开口(9)；

-在得到的结构上生长热氧化物(10)，使非晶硅层(6)转变成多晶硅层(6’)；

-通过穿过热氧化物(10)掺杂，形成与上述多晶硅层(6’)相同导体型的本征基极(12)；