[发明专利]同步DMA传输协议

说明书

本发明涉及通过总线在主设备和外围驱动设备之间进行的数据传输。具体来说，本发明涉及一种执行同步直接存储器存取(DMA)，以提高的数据传输率传送数据的方法。

在个人计算机(PC)系统中，主设备和外围驱动设备之间的数据传输率受连接设备的总线结构的限制。一种通常用于将外围驱动设备连接到PC的系统总线上的总线是ATA总线，该ATA总线是一种原本为IBM PC/AT机的ISA总线设计的磁盘驱动接口。开始时，ATA总线先被配置为使用LS-TTL(低功耗肖特基晶体管—晶体管逻辑)门电路来驱动一条18英寸长的电缆。LS-TTL门电路平缓的边沿和较短的电缆长度适合于在当时的系统中工作。然而，当PC系统变得更快并且更加复杂时，ATA总线的定义被扩充为要包括实现更快数据传输率的操作方式，而且，硬件设计者经常将ATA电缆的长度延长到远大于18英寸。例如，PIO(程控输入/输出)现在包括PIO方式0-4。方式0、1和2与ATA接口的初始定义相对应，而PIO方式3定义了一个11.1MB/S的最大传输率，PIO方式4定义了一个16.7MB/S的最大传输率。同样地对新的DMA方式进行定义。多字DMA方式0对应于原来的接口，而DMA方式1和2提供了更快的数据传输率。多字DMA方式2与新PIO方式4有相同的最大传输速率。

这些新的操作方式需要ATA总线有更高的性能，其结果就是要通过减少周期时间来努力提高数据传输率。减少周期时间的努力是依靠提高边沿速率来实现的。而增加的边沿速率与ATA电缆长度会在初始ATA电缆配置中带来缺点。这些缺点影响电缆上所传信号的完整性。特别关心的问题是信号间过量的振鸣和串音，及能够导致系统错误与/或数据丢失的时序/传输延迟。增加的边沿速率和过长的电缆长度带来了这些问题。所以，有效的可用数据的传输率由于ATA总线结构内在的局限而受限制。

增加的边沿速率和过量的电缆长度对ATA总线来说是有问题的，因为它是一种差的终端匹配的总线结构设计。标准18英寸ATA总线电缆一般被设计为一条带有大约110欧姆特征阻抗和60％c(c—光速)传播速度的单端传输线路。根据传输线路理论，当终端阻抗与电缆的特征阻抗不匹配时，就会产生振鸣。振鸣幅度随着阻抗不匹配的增大而增加。在ATA总线的信号和数据线上，足够的振鸣会产生误触发和过量的稳定延迟，这会导致系统错误与/或数据丢失。

由于数字信息是在传输线路上传送，振鸣的产生尤其会给PC系统中ATA总线上的数据传输带来问题。根据传输线理论的另一条，在传输线上传送的信息是作为波形输入的。由于传输线的特性阻抗和长度，传输线路的输出波形会有一定的失真。在输入波形通常为正弦波的模拟传输中，输出波形典型地出现相对易于修正的相移失真。但是，在数字传输中，输入波形通常是某种方波，由于传送的信息是1和0的形式，对边沿变换的识别非常重要。这些方波的失真会在波形中导致不能清晰识别边沿变换，显然就成为振鸣。这样，如上所述的误触发机会可能会发生，并且是数字传输的一种表征。

近来，增多的振鸣已经成为越来越普遍的问题，因为现代PC的总线结构为适应增长的处理器和驱动器速度已经发生了变化。由于处理器总线速度已从8MHz增加到33MHz，并且磁盘驱动器的速度也有所增加，必须更新ATA标准以便允许更快的数据传输率。为了减少传播延迟，一些制造商已经增加了主机的输出驱动以便在电缆的电容性负载下更快地转换输出信号。这是通过采用快速CMOS(互补金属氧化物半导体)处理替代原来在ATA总线上使用的低速TTL设备而实现的。这样做的结果就降低了输出阻抗，与TTL设备5到6纳秒的边沿速率相对，ATA总线上的边沿速率减少到了1至2纳秒或更少。这些没有足够终端匹配的快速边沿加重了总线上的振鸣，使得许多系统/驱动组合无法工作。

当一条信号线上的切换在相邻或附近的线路上产生感应信号时，就出现了串音。一个信号通过两种机制耦合到相邻线路中去：耦合电容与互感。当一个切换信号的波前沿一条电缆传播时，它将能量耦合到相邻线路中去。一旦能量在第二条线中，它以两个方向传播：向接收端和向发源端。耦合信号的幅度与在主线路中信号的变化率成比例。此外，耦合信号的幅度与耦合电容和互感的总量成比例，因此与电缆的长度成比例。这些串音特性使得控制新ATA总线驱动器的转换速率和电缆长度变得很重要，因为快速的边沿速率和在数据线上造成的振鸣会由串音耦合到相邻控制线路上去，而电缆长度超过18英寸会增加串音产生的可能性。