[发明专利]与多个外部时钟具有同步功能的半导体集成电路器件

说明书

本发明总体上涉及半导体设计技术，尤其涉及用于半导体器件多输入输出同步的一种方法和装置。

速度和时序的制约一直是电子系统设计中考虑的重要问题。大多数系统设计必须使所使用的各组成部分的时序相匹配，还必须进行优化以达到高速度运行。因此，许多集成电路，或“芯片”，常采用同步设计。同步芯片是一种将芯片的组成部分连到一个公共系统时钟的芯片。同步芯片还有与输入和输出相连的锁存电路或寄存电路，全都在单片芯片上。例如，Maeda的U.S专利No.542633描述了一种同步动态随机存取的存储器芯片。同步芯片为系统设计者提供了许多好处，比如很少的外部逻辑芯片和高速运行。但是，同步芯片也给芯片设计者带来某些设计上的困难。

这种设计上的困难之一是在整个芯片上时钟信号的布线问题。由于传输线阻抗的影响，从芯片的一端见到的时钟信号一般要滞后于从芯片的相对端看到的同一时钟信号。这个问题因芯片尺寸的增大及输入/输出(“I/O”)口数目的增多而加重。例如，一个256兆位(“Mbit”)的动态随机存取存储器(“DRAM”)的尺寸很大，而且在单个芯片上可能多达16个I/O口。

本发明提供一种方法和装置来解决与同步器件相关的各种问题。为说明本发明的好处，首先参照图1、2和3来讨论一种中间级的设计。图1是一个256Mbit同步DRAM器件的框图。图2是该DRAM器件的一个I/O部分的示意图，图3是该I/O部分的时序图。此后，作为图1-3这种中间级设计的进一步改进，将就本发明作简要说明。

参照图1，一个256Mbit的同步DRAM器件总体用标识号10来标记。该器件10包括四个阵列12-15(其中的每一个有64Mbit的存储量)、含I/O口DQ0-DQ7和DQ8-DQ15的多个外部端口、一个用来接收时钟(“CLK”)信号的CLK输入端，和用标号16总标记的附加地址与控制端。

图2说明怎样用CLK信号来控制与16个I/O口DQ0-DQ15相连的I/O寄存器。16个I/O口DQ0-DQ15的每一个分别和与之相关的一个寄存器REG0-REG15及一个逻辑门AND0-AND15相连，CLK信号通过传输线INT送到每一个逻辑门AND0-AND15，传输线INT的阻抗用一系列电阻R和电容C表示，用作每个逻辑门AND0-AND15输入端的传输线INT末端分别标记为INT(0)-INT(15)。

CLK信号也用来通过控制器19生成数据输出使能信号(“DOE”)，逻辑门AND0-AND15逻辑组合DOE信号和CLK信号而分别产生寄存器时钟C(0)-C(15)。这样，CLK和DOE信号同时控制内部信号DAT0-DAT15分别输出到I/O口DQ0-DQ15的时序。然而，由于传输线INT的阻抗对CLK信号的影响，内部信号DAT0-DAT15并不同时输出，如下所述。

图3说明器件10(图2)读数操作的时序图。对整个器件10存取时间的测量从CLK信号的上升时间(点P1)起到DQ0-DQ15的最后一个I/O口给出有效数据为止。在器件10中，输出数据DQ0是最后一个有效数据，这是因为从CLK输入端(图2)到末端INT(0)测得的CLK信号的传播延时是由传输线INT阻抗引起的最长延时。延时tRC0表示在CLK输入端和末端INT(0)看到的CLK信号时差，延时tRC7表示在CLK输入端和末端INT(7)看到的CLK信号时差，且延时tRC0大于延时tRC7，这是因为末端INT(0)-INT(15)越接近CLK输入，传输线影响越小。因此，由于离CLK输入端最远的I/O口有效阻抗最高，传输线INT使器件10的存取时间滞后，如延时量tRC0和tRC7所表明的。正如从这个中间级设计所看到的，需要一种方法来减少传输阻抗对CLK信号的影响，以改善器件10的速度和精度。

保持高速特性和增大芯片尺寸的另一个设计上的困难是为实现列冗余度所必需的附加电路。列冗余在工艺上是众所周知的，简单说来就是使一列含缺陷的存储单元能用另一列冗余存储单元来代替。例如，参照图1，阵列12-15的每一阵列包含许多排成列的存储单元，如阵列12的C1列和CR列。CR列是一个冗余列，即在任何其他列中不存在缺陷时搁置不用。但若某一列有缺陷，如若C1列存在缺损存储单元B1，则C1列被禁用而起用冗余列CR，以使冗余列CR“修复”C1列。允许冗余列CR修复C1列的信息储存在冗余译码电路17中。