[发明专利]存储器电路中的并行输出缓冲器

说明书

本发明一般涉及集成电路存储器，特别涉及一种具有多种结构的存储器电路。

高密度存储器集成电路，如随机存取存储器(RAMs)，通常以存储器的比特数和它们所具有的数据输入/输出(I/O)端子的数量为特征。例如，一个具有16,707,216比特存储量和1个I/O端子的RAM一般被标识为16MegX1RAM。有4个I/O端子的16Meg RAM被称为4MegX4RAM。为了满足各种应用的要求要提供不同的结构，如X1，X4，X8或X16，存储器芯片制造商要制造能满足最大所需I/O端子数(如X16)的多I/O端子存储器电路，然后该电路在金属掩模(metal mask)或用连接线装配过程中被编程以获及特定数量的数据I/O端子。这允许制造商利用相同的管芯(die)来生产具有不同结构(如4MegX4，2MegX8，1MegX16)的存储器芯片。

但是，使用这种方法时会导致一些损失，每个输出端子由一个被设计成用于驱动与I/O管脚耦合的外部负载的输出缓冲器所驱动，当目前已有的存储器芯片上配置有很少的I/O端子时，提供了可配置成X4，X8，或X16的多种选择的这种存储器芯片会中止未被使用的输出缓冲器。例如，如果这样一个存储器芯片被编程为X4，则剩余的十二个输出缓冲器被中止，输出缓冲器一般使用很大的器件以使该电路能驱动大的外部电容负载。为了防止在管脚处释放静电的特殊设计又被加到体积已经很大的输出缓冲器上，因此，在一个能提供X16结构的芯片上，一个X4结构会导致大量硅面积的浪费。

现有方法的另一个问题是不管配置如何，驱动器晶体管的尺寸是固定的。输出信号的瞬态特性是与输出点相关的有效电阻R，电感系数L和电容C的函数，输出信号在一给定的L和C下经过零突增时的电阻最小值由给定用于串接的RLC网络。这个值被称为标准电阻R_cr。对给定了一个L和C的情况来说，一个大于R_cr的有效输出阻抗R_out会引起输出信号的过度衰减，一个小于R_cr的R_out会引起输出信号的突增。设计者要选择用在输出缓冲器电路中的输出晶体管的尺寸以获得一个最佳的输出信号瞬态特性的特定R_out，一般R_out被制成小于R_cr以获及一个较快的，能引起可接受的突增量的上升时间，从而晶体管尺寸是基于在相关I/O板的有效负载电感和伴随的电容的，但是，因为在一个I/O端子的负载电感主要是由与一个板相连的封装引线构架和连接线引起的，所以I/O板的编程引起了用于不同结构中输出缓冲器的有效负载电感的改变，从而，为了提供优化的输出信号瞬态特性，在从一个X16结构变到X4结构时，输出晶体管的大小必须变化。

例如，一个提供了X4，X8或X16多种选择结构的RAM电路可有四个正电源板(VDD)四个负电源板(VSS)板，16个输出缓冲器被以四个缓冲器为一组分成四组，每一组与一个独立的电源板相连。在那种情况下，在X16结构中每四个活化缓冲器共享同一个电源板；而在X4结构中每个电源板只与一个活化缓冲器相连，通过一个电感器的电压e为L(di/dt)，从而，在四个缓冲器与同一电源板相连经历相同的di/dt的X16结构中，与四个缓冲器的一个相连的等价串联电感近似等于与四个缓冲器都相连的电感四倍。即，例如一个与四个活化输出缓冲器耦合的10nh电感器等价于四个与四个独立输出缓冲器并联的40nh电感器。从而，假设每个板10nh电感，在所有输出缓冲器均为活化的X16结构中，每个缓冲器要经受一个近似为50nh的有效电感负载，它包括用于相关输出板的10nh和由与一个电源板相连的四个活化输出缓冲器的并联组合引起的40nh，假设有例如100pf的电容负载，则R_cr将几乎等于44ohms。

X4结构中同一管脚将激活每组输出缓冲器中的一个输出缓冲器，每个活化输出缓冲器与一个独立的VDD和VSS相连。但是，这种设计会导致对每个输出缓冲器的一个约为20nh的有效电感负载(10nh用于输出板并且10nh用于电源板)，从而，在X4结构中用于缓冲器的R_cr将近似等于28ohms。因此，如果输出晶体管的大小被优化为用于X16结构，则在芯片被配置用于X4结构时，输出信号显示过度衰减，反之，如果输出晶体管的大小被优化为用于X4结构，则在芯片被配置用于X16结构时，输出信号显示突增。

因此，就需要一种能提供不同输出结构的配置选择。先进的用于存储器电路中的输出缓冲器电路，