[发明专利]半导体器件

说明书

本发明涉及内装以强电介质膜或大介电常数电介质膜为电容绝缘膜的电容元件的半导体器件。

近几年，以前所未有的低电压工作并能高速读写的非易失性RAM的实用化为目的，盛行着用于在半导体集成电路上形成以有自然极化的强电介质膜为电容绝缘膜的电容元件的技术开发。随着民用电子设备的高密度化，有从电器产生的电磁波噪声的干扰辐射增大的问题。作为降低这种干扰辐射的对策，在半导体集成电路中内装以强电介质膜或大介电常数的电介质膜(下面称为大介电常数膜)作为电容绝缘膜的大容量电容元件的技术受到关注。

下面，参照图6对内装以往的电容元件的半导体器件进行说明。在硅基片1上形成隔离氧化膜2，在隔离氧化膜2围住的区域内，形成由扩散层3、栅绝缘膜4a和栅极4b构成的晶体管5。为了覆盖晶体管5，形成绝缘膜6，并在绝缘膜6上，形成由下电极7和电容绝缘膜8和上电极9构成的电容元件10。将电容绝缘膜8加工成与上电极9相同形状，电容绝缘膜8的端部，在与上电极9的端部相同位置，或者考虑到加工精度至少在外侧0.1μm以内的范围中。电容绝缘膜8的端部，在下电极7的端部的内侧。

然后，为了覆盖电容元件10，形成由添加了磷的硅氧化膜等组成的保护膜11。在绝缘膜6和保护膜11上，形成达到扩散层3中的接触孔12a和分别达到下电极7和上电极9中的接触孔12b。通过这些接触孔12a和12b，形成电极布线13a和13b。

然而，在前述以往的结构中，会产生以下的问题，也就是说，电容绝缘膜的端部，时而由于干式蚀刻等刻图成电容元件形状时受到损伤，或者时而在形成保护膜时与保护膜进行反应。为此，电容绝缘膜的端部的结晶性劣化。因此，在电容绝缘膜和上电极9为相同形状的以往结构的场合，因结晶性劣化的部分包含在电容元件中，所以容易引起电容量降低、漏电流增大和绝缘耐压等的电气特性的劣化。

本发明的目的是提供内装不会因电容绝缘膜的端部的结晶性劣化而引起电气特性劣化的电容元件的半导体器件。

本发明的半导体器件，包括：形成集成电路元件的半导体基片、在该半导体基片的绝缘膜上形成的由下电极、由强电介质膜组成的电容绝缘膜和上电极构成的电容元件、覆盖该电容元件的保护膜和分别通过该保护膜的第一开口与下电极连接以及通过第二开口与上电极连接的电极布线，并且具有下电极的端部和电容绝缘膜的端部超出上电极的端部的外侧的结构。    

此外，关于前述本发明的半导体器件，为了电容绝缘膜的端部也位于所述第一开口的外侧、形成电容绝缘膜，具有在与电容绝缘膜第一开口重叠的位置上设置第三开口的结构。

这样，借助于电容绝缘膜的端部超出上电极的端部的外侧的结构，因结晶性劣化的电容绝缘膜的端部不包含在电容元件中，所以不会引起在干式蚀刻时和保护膜形成时电容元件的电气特性的劣化。

此外，借助于在电容绝缘膜上设置第三开口的结构，因能利用上电极的端部近旁的区域作为用于电极布线的开口部，所以能谋求电容元件相当高的集成化。

图1表示本发明实施例1的半导体器件电容元件部分的剖视图。

图2表示电容元件的面积和自然极化的关系的图。

图3表示本发明实施例2的半导体器件电容元件部分的剖视图。

图4表示实施例2的一个变形例的剖视图。

图5表示实施例2的另一个变形例的剖视图。

图6表示以往的半导体器件的剖视图。

下面，参照附图对本发明的实施例进行说明。

实施例1

图1表示本发明实施例1的半导体器件电容元件部分的剖视图。因形成集成电路元件的区域与图6所示的以往技术例相同，所以省略其图示。

如图1所示，在形成于半导体基片21上的绝缘膜21a上、形成厚度100-300nm的白金膜的下电极22。在下电极22上，形成比下电极22还小的、厚度为50-250的氧化锶铋钛(SrBi₂Ta₂O₉)膜的电容绝缘膜23，使电容绝缘膜23的端部位于比下电极22的端部更内侧的位置。在电容绝缘膜23上，形成比电容绝缘膜23的面积还小的、厚度为100-300nm的白金膜的上电极24，使上电极24的端部位于比电容绝缘膜23的端部更内侧的位置。在由下电极22和电容绝缘膜23和上电极24组成的电容元件25上，形成保护膜26。在保护膜26上，形成到达下电极22上的第一开口27a和到达上电极24上的第二开口27b。然后，通过这些开口27a和开口27b、形成分别连接到下电极22和上电极24上的电极布线28。