[发明专利]脉冲串长度检测电路

说明书

本发明总的涉及半导体存储器，如同步动态随机存取存储器(以下称作同步DRAM)用的脉冲串电路。特别涉及能检测脉冲串结束时间点的不用常规的确定逐个操作循环数的脉冲串长度计数器的脉冲串长度检测电路。

通常，为了有效地进行逐位读写操作，同步DRAM以脉冲串模式操作。换言之，在脉冲串模式中，为了进行逐位读写操作，同步DRAM响应一个外部输入的地址信号产生至少一个内部地址信号，由此提高操作速度。用术语“脉冲串长度”来表示以脉冲串模式连续操作的次数。例如当脉冲长度是4和输入地址信号是A_n时，即使实际上没有任何外部地址信号输入，同步DRAM如同逐位输入的地址信号是与连续输入时钟相应的A_n，A_n+1，A_n+2和A_n+3那样操作。

图1是常规脉冲串长度检测电路的一个实例的电路图。如该图所示，常规脉冲串长度检测电路包括一个计数电路20，它有初始值0，计数来自时钟信号输入线1的外部时钟信号clk；一个比较电路30，用于比较来自计数电路20的输出信号与来自译码器(未画出)的脉冲串长度信号，它译解与脉冲串长度有关的外部数据，并根据比较结果产生脉冲串结束信号“burst-end”；一个延迟电路10，用于按预先确定的时间周期延迟来自时钟信号输入线1的外部时钟信号clk，并将所述延迟时钟信号提供给比较电路30；和一个脉冲串信号发生电路40，用于在来自比较电路30的脉冲串结束信号burst-end施加时，根据来自输入线2的外部脉冲命令信号cmd-sig的施加产生一个脉冲串模式信号burst-sig。

计数电路20包括第1计数器，它改变来自时钟信号输入线1的外部时钟信号clk的下降边缘处的输出状态，产生一个计数信号cnt-1；一个第2计数器，它与第1计数器的输出端连接，改变来自第1计数器的计数信号cnt-1的下降边缘处的输出状态，产生一个计数信号cnt-2；一个第3计数器，它与第2计数器的输出端连接；改变来自第2计数器的计数信号cnt-2的下降边缘处的输出状态，产生计数信号cnt-3；一个第4计数器，它与第3计数器的输出端连接，改变来自第3计数器的计数信号cnt-3下降边缘处的输出状态，产生一个计数信号cnt-4。第1至第4的计数器，每个均有初始值0。

比较电路30包括连接在节点N₂和N₃之间的NMOS晶体管Q₃，连接在节点N₂与N₄之间的NMOS晶体管Q₅连接在节点N₂与N₅之间的NMOS晶体管Q₇，和连接在节点N₂与N₆之间的NMOS晶体管Q₉。NMOS晶体管Q₃有一栅极，用于输入一个来自译码器的输出信号bl1，其脉冲串长度表示为1。NMOS晶体管Q₅有一栅极，用于输入来自译码器的输出信号bl2，其脉冲串长度表示为2。NMOS晶体管Q₇有一栅极，用于输入来自译码器的输出信号bl4，其脉冲串长度表示为4。最后，NMOS晶体管Q₉有一栅极，用于输入来自译码器的输出信号bl8，其脉冲串长度表示为8。

比较电路30还包括连接在节点N3与接地电压源Vss之间的NMOS晶体管Q₄，连接在节点N₄与接地电压源Vss之间的NMOS晶体管Q₆，连接在节点N₅与接地电压源Vss之间的NMOS晶体管Q₈，连接在节点N₆与接地电压源Vss之间的NMOS晶体管Q₁₀。NMOS晶体管Q₄有用于输入来自第1计数器的计数信号cnt-1的栅极。NMOS晶体管Q₆有用于输入来自第2计数器的计数信号cnt-2的栅极。NMOS晶体管有用于输入来自第3计数器的计数信号cnt-3的栅极。最后，NMOS晶体管Q₁₀有用于输入来自第4计数器的计数信号cnt-4的栅极。