[发明专利]具有超浅端区的新型晶体管及其制造方法

说明书

                   发明背景

                   发明领域

本发明涉及半导体集成电路，特别涉及超大规模亚微米晶体管的制造。

                  相关技术介绍

今天，确确实实有上百万个分立晶体管连在一起形成超大规模集成(VLSI)电路，例如微处理器，存储器，和特殊应用的集成电路(ICs)。目前，最先进的IC由大约三百万晶体管组成，例如栅长度级别为0.5μm的金属氧化物半导体(MOS)场效应晶体管。为了继续增加未来的集成电路的复杂性和计算能力，必须将更多的晶体管封装到单个IC中(即，晶体管的密度必须增加)。这样，未来的超大规模集成(ULSI)电路将需要有效栅长度小于0.1μm的极短沟道晶体管。然而，常规MOS晶体管的制造方法和结构不能简单地“按比例缩小”来生产更小的晶体管以实现高密度集成。

常规MOS晶体管100的结构显示在图1中。晶体管100包括栅电极102，一般为多晶硅，在栅介质层104上形成，而栅介质层104是在硅衬底106上形成。一对源/漏扩展区或端区110在衬底106的上表面上形成，并与栅电极102的外边缘对准。端区110一般采用已知的离子注入技术形成。与栅电极102的相对侧相邻并位于端区110之上处形成的是一对侧壁间隔层108。然后通过离子注入在衬底106内形成一对源/漏区120，并基本上与侧壁间隔层108的外边缘对准。

随着晶体管100的栅长度按比例缩小，为了制造更小的晶体管，端区110扩展进入衬底106的深度也必须按比例缩小(即，降低)，以便改善制造的晶体管的穿通特性。然而，端区110的长度必须大于0.10μm以确保后来的大剂量的深源/漏注入不会淹没和覆盖端区110。因此，如图1所示，使用常规方法制造的小比例晶体管中，端区110又浅又长。由于端区110又浅又长，端区110存在实际寄生电阻。寄生电阻反过来影响(减小)晶体管的驱动电流。

因此，实际需要的是具有低阻超浅端区的新型晶体管，和VLSI的制造方法。

                     发明概述

下面介绍的是带低阻超浅端区的新型晶体管及其制造方法。根据本发明的优选方法，栅介质层在半导体衬底的第一表面上形成。接下来，栅电极在栅介质层上形成。然后第一对侧壁间隔层邻接栅电极的相对侧面形成。之后，在半导体衬底内形成一对凹槽，并与第一对侧壁间隔层的外边缘对准。接下来，将半导体材料选择性地淀积到凹槽中，以便半导体材料在半导体衬底的第一表面之上和之下扩展。然后掺杂剂由半导体材料中扩散进第一对侧壁间隔层下的衬底中，形成超浅端区。之后在邻接第一对侧壁间隔层的外边缘的半导体材料上形成第二对侧壁间隔层。接下来，以与第二对侧壁间隔层的外边缘对准的方式进行深注入，形成深结源/漏接触区。最后，在制备的晶体管的源/漏区和栅电极上形成硅化物。

                    附图简述

图1显示的是常规晶体管的剖面图。

图2显示的是本发明的具有低阻超浅端区的晶体管的剖面图。

图3a显示的是在衬底上形成的栅电极的相对侧上形成第一对侧壁间隔层的剖面图。

图3b显示的是图3a的衬底中形成凹槽区剖面图。

图3c显示的是在图3b的衬底上淀积半导体材料的剖面图。

图3d显示的是掺杂剂固态扩散进图3c的衬底中的剖面图。

图3e显示的是在图3d的衬底上形成第二对侧壁间隔层的剖面图。

图3f显示的是在图3d的衬底中形成深结源/漏接触区的剖面图。

图4显示的是带有浅结淀积源/漏接触区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。

图5显示的是带有淀积半导体掩埋沟道区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。

图6显示的是带有垂直和水平地扩散的超浅端区的低阻超浅端区晶体管的本发明另一优选实施例的剖面图。

               本发明的详细描述

下面介绍的是带低阻超浅端区的新型晶体管及其制造方法。为了彻底地理解本发明，在以下的说明中列举了大量的具体细节，例如具体的材料、范围和工艺等等。然而，对于本领域的普通技术人员来说，很明显不采用这些具体细节也可以实践本发明。另外，没有特别详细地介绍已知的半导体设备和工艺以免给本发明带来不必要的混淆。