[发明专利]利用一个伪静态四晶体管存储单元的高速缓冲存储器

说明书

本发明属于集成电路装置的领域，特别涉及一种用于存储电路的四晶体管存储单元。

一种典型的现有超高速缓冲存储器包括一组六晶体管静态随机存取存储器(SRAM)单元。每个六晶体管(SRAM)单元一般包括一对交叉耦合反向电路和一对传递门(pass gate)。该交叉耦合反向电路一般包括上拉晶体管(pull-up transistor)。该上拉晶体管用以防止存储在SRAM单元中数据的放电而导致SRAM内产生泄漏电流。

图1所示为一种典型的现有六晶体管SRAM单元10，该SRAM单元10包括一组六个晶体管Q1-Q6，其中晶体管Q1，Q2和Q3，Q4被安排成交叉耦合反向电路。传递门晶体管Q5和Q6能够在一对位线14和一对数据存储结点15和16间输送电荷。晶体管Q5和Q6通过字线12被驱动。

晶体管Q1是用于结点15的上拉晶体管，晶体管Q3是用于结点16的上拉晶体管。晶体管Q1和Q3用以防止由于在对SRAM单元访问之间存储了高电平的结点放电而产生的泄漏电流。因此，SRAM单元10便无需刷新。

但令人遗憾的是，上拉晶体管Q1和Q2会增大实现SARM单元10的集成电路芯片面积。此外，对于每一SRAM诸如晶体管Q1和Q2这样的上拉晶体管组件会大大增大集成电路芯片面积。

此外，这种大容量SRAM单元会严重限制在带有处理器的集成片上实现的SRAM超高速缓冲存储器的尺寸。并且，对于在集成电路芯片的固定大小区域上实现的SRAM，这种SRAM单元还会产生减小了的位密度。

其它使用了四晶体管SARM单元的现有SRAM并不需要在数据存储结点处使用上拉晶体管。这种现有的四晶体管SRAM存储单元应用了非常高的电阻负载以完成上拉晶体管的功能。而这种高的电阻负载一般在兆兆欧的范围内。可惜，这种SRAM的制造工艺需要特殊的掩膜层(masing layer)。而这种用于高阻负载涂层却会大大增加这种SRAM的制造成本。此外，这种特殊的掩膜层一般不适于作为制造芯片过程的加工技术，因此会阻碍这种SRAM在带有处理器的芯片上的使用。

本发明的一个目的在于提供一种四晶体管存储单元。

本发明的另一个目的在于通过提供一种四晶体管存储单元来减小实现存储器所需的集成电路芯片面积。

本发明的另一个目的在于在不会对存储单元产生存取延迟的情况下，刷新四晶体管存储单元。

本发明的另一个目的在于提供一种适于布置在用于处理器的集成电路上的四晶体管存储单元。

本发明的这些和其它目的均由一存储单元来实现，该存储单元包括一对交叉耦合晶体管，用以在第一结点和第二结点处存储数据位，且还包括一对传递门，用以在位于第一结点与第一位线和第二结点和第二位线间耦合电荷。在位线预充电期间，通过在第一和第二位线间向第一和第二结点输送的电荷对第一和第二结点进行刷新。

本发明其它目的、特点和优点可从以下的附图及详细描述中明显地看到。

虽然本发明是通过实施例加以说明的，相同的参考标记可以表示相似的元件，本发明并不局限于这些附图所示的方案，其中：

图1所示为传统现有的、包括一对交叉耦合反向电路和一对传递门的六晶体管SRAM单元；

图2所示为作为一个实施例的超高速缓冲存储器，它包括一行译码器电路，一组读/写电路，和一存储单元阵列；

图3所示为作为一个实施例、包括一组四个晶体管的存储单元；

图4所示为在刷新周期期间存储单元的等效简图；

图5所示为在由字线上刷新电压控制的存储单元上在刷新周期期间，存储单元内结点处的电压；

图6所示为在对超高速缓冲存储器读写访问之间在存储单元的刷新周期，并表示了位线，字线和预充电控制信号的电平；

图7所示为对于包括一计数器电路，一对预译码器电路，一脉冲发生器电路及一译码器电路的实施例，如何实现刷新机制的举例说明；

图8所示为含有处理器和超高速缓冲存储器的集成电路芯片。

图2表示一实施例中的超高速缓冲存储器20。该超高速缓冲存储器20包括一行译码器电路24，一组读/写电路30-32，一读/写定时控制电路27，及一存储单元阵列22。该存储单元阵列22包括一组存储单元40-48。

行译码器电路24能够驱动存储单元阵列22的一组字线60-62。该行译码器电路24驱动字线60-62以完成存储单元40-48的读写操作。行译码器电路24也能够在位线预先充电期间，驱动字线60-62以完成存储单元40-42的刷新操作。