[发明专利]利用一个伪静态四晶体管存储单元的高速缓冲存储器无效
申请号: | 95193397.3 | 申请日: | 1995-05-24 |
公开(公告)号: | CN1093306C | 公开(公告)日: | 2002-10-23 |
发明(设计)人: | M·梅哈莱尔 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G11C15/00 | 分类号: | G11C15/00;G11C7/00 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 王勇,王岳 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 利用 一个 静态 晶体管 存储 单元 高速 缓冲存储器 | ||
1.一种高速缓冲存储器,包括:
一个存储单元阵列,它以行和列形式布置,每一行具有一条字线,每一列具有一条第一位线和一条第二位线,每一存储单元具有连接到一个第一结点和一个第一工作电压之间的一个第一晶体管;连接到一个第二结点和该第一工作电压之间的一个第二晶体管,第一和第二晶体管的栅极分别连接到第二和第一结点,使得第一结点存储一个数据位,第二结点存储该数据位的补码;连接到所述第一位线和所述第一结点之间的一个第三晶体管,第三晶体管的栅极连接到所述字线以有选择地将所述第一结点耦合到所述第一位线;以及连接到所述第二位线和所述第二结点之间的一个第四晶体管,所述第三晶体管的栅极连接到所述字线以有选择地将第二结点耦合到所述第二位线;
其特征在于:还包括行泽码器装置,用于在对存储单元进行预充电期间对该阵列一个所选择的行和列的一个存储单元上叠加一个刷新周期。
2.根据权利要求1的高速缓冲存储器,其特征在于行译码器装置包括:
一个读/写(R/W)电路,在预充电操作期间向所选择的列的第一和第二位线提供一个预充电电压;
耦合到所述R/W电路的一个定时控制电路,预充电操作的时间长度由所述定时控制电路产生的一个定时脉冲的一个宽度确定;
一个行译码器电路,在所述刷新周期激活连接到所述阵列的所选择的行的一条字线。
3.根据权利要求2的高速缓冲存储器,还包括:
一条耦合到所述R/W电路的总线,在一个读周期所述R/W电路差分地驱动从存储器单元上所读出的数据到所述总线上,以及在对所述存储单元的一个写周期期间将数据从所述总线驱动到所述第一和第二位线。
4.根据权利要求2的高速缓冲存储器,其特征在于预充电电压近似等于第二工作电压减去所述第二晶体管的电压阈值。
5.根据权利要求4的高速缓冲存储器,其特征在于所述第一工作电压是地,第二工作电压是Vcc。
6.一种操作一个高速缓冲存储器的方法,所述高速缓冲存储器包括
一个存储单元阵列,它以行和列形式布置,每一行具有一条字线,每一列具有一条第一位线和一条第二位线,每一存储单元具有连接到一个第一结点和一个第一工作电压之间的一个第一晶体管;连接到一个第二结点和该第一工作电压之间的一个第二晶体管,第一和第二晶体管的栅极分别连接到第二和第一结点,使得第一结点存储一个数据位,第二结点存储该数据位的补码,其特征在于该方法包括下列步骤:
(a)撤销在所述阵列的一个所选择的行的一条字线;
(b)将在所述阵列中的一个所选择的列的第一和第二位线预充电到一个预充电电压电平,该所选择的行和列标识所述阵列的一个存储单元;
(c)激活所选择的行的所述字线,使得电荷从所述所选择的列的所述第一位线流至所述存储单元的所述第一结点;
(d)撤销所选择的行的所述字线。
7.根据权利要求6的方法,还包括步骤:
(e)平衡所选择的列的所述第一和第二位线的电压。
8.根据权利要求7的方法,还包括步骤:
(f)访问所述存储单元以读出存储在所述第一结点的数据位。
9.一种在对一种高速缓冲存储器进行读/写访问期间叠加刷新和预充电操作的方法,所述高速缓冲存储器包括一个存储单元阵列,它以行和列形式布置,每一行具有一条字线,每一列具有一条第一位线和一条第二位线,每一存储单元具有连接到一个第一结点和一个第一工作电压之间的一个第一晶体管;连接到一个第二结点和该第一工作电压之间的一个第二晶体管,第一和第二晶体管的栅极分别连接到第二和第一结点,使得第一结点存储一个数据位,第二结点存储该数据位的补码,其特征在于该方法包括下列步骤:
(a)通过激活在所述阵列的一所选择的行的一条字线访问一个存储单元,读出在一所选择的列的第一和第二位线的数据;
(b)撤销所述字线;
(c)向一个电路提供具有一个时间长度的一个控制脉冲,所述电路对之响应将一个高电压耦合到所述第一和第二位线;
(d)激活所述字线,使得电荷从所述所选择的列的所述第一位线流至所述存储单元的所述第一结点;
(e)在所述控制脉冲期间结束之前撤销所述字线,
(f)重新访问所述存储单元以读/写数据。
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