[发明专利]存储电路中写周期后互补数据线的快速电压均衡

说明书

本发明一般涉及集成电路存储器，特别涉及一种方法和电路，用于写周期后互补数据线的快速均衡。

在动态和静态随机存取存储电路中，存储器读操作依赖于感测一对互补的输入/输出(I/O)数据线上一个很小的差动电压的能力。为使从存储单元选择到差分信号发生器的读存取时间缩至最短，数据线在单元选择之前必须被均衡。当一次读操作在I/O数据线上导致一个典型为几百毫伏的差动电压时，一次写操作导致一个全逻辑电平差动电压(即3至5伏的电源供电电压)。因为在写操作情况下I/O数据线上的差动电压比较大，所以，与读周期之后I/O数据线的均衡所需时间相比，写周期之后I/O数据线的均衡需要较长的时间。这样，当在写周期之后马上执行一次读周期时，存储电路的操作就会减慢下来。

考虑一下图1所示的典型的动态随机存取存储器(DRAM)的I/O数据通路。存储单元100位于由字(或行)线102和位(或列)线104构成的平面上。为了读出给定的存储单元100中的内容，存储电路接收与所述存储单元的位置相应的地址信息。依据对地址信息的解码，选择连接在该单元上的字线并且该存储单元被访问。在这时，存储单元100中的电荷存储元件106耦合到相关的位线上，导致电荷存储元件106和位线104上的寄生电容间的电荷共享。一个连接在被选位线上的读出放大器和它的补码检测由此引起的电压差并且将该信号放大至全逻辑电平(即接地和电源供电电压)。这样，在读出操作结束时，位线对上产生相反极性逻辑电平。

在DRAM电路中，一对互补的I/O数据线108一般通过列译码晶体管110与多个列线104连接起来。为了把带有被访问的存储单元的列线与I/O数据线108连接起来，它们各自的列译码晶体管110被导通。这样，互补的位线就连接到互补的I/O数据线对108上，以允许在读周期中将信息从位线传输到I/O数据线108，或在写周期中将信息从I/O线传输到位线。在一个读周期中，一个差分读出放大器112在其输入端接收互补I/O数据线108，并且在其输出端产生输出数据。在与位线相连接之前，I/O数据线108被充电至相等的电压。这项工作典型地由一对PMOS上拉晶体管114C和114T来完成，该PMOS上拉晶体管对将每一条I/O数据线与正向供电电压VDD连接起来。为说明起见，假定两个PMOS上拉晶体管114C和114T在读周期中都保持导通状态。一旦列译码信号被确定并且位线连到I/O数据线108上，就有大约lmA的电流流经与低I/O数据线(low going I/O data line)相连的上拉PMOS晶体管114。由于PMOS上拉晶体管的几百欧姆的有效电阻，该电流导致了一个在低I/O数据线上相对于VDD几百毫伏的电压降。互补的那条I/O数据线保持在VDD，然后，这个差动电压被差分读出放大器112读出并放大以产生输出数据。

为了在第一个读周期后读另一个存储单元100(在同一行但不同列)的内容，必须有足够的时间来均衡I/O数据线108，这将需要一个相对短的的时间延迟，因为在一次读操作之后，I/O数据线间只有几百毫伏(例如400mV)的差别；但是，为了在一个写周期后马上读一个存储单元100的内容，数据线的均衡需要一个非常长的时间延迟。这是由于写周期导致互补I/O数据线上的电势为全逻辑电平(即接地和VDD)这一事实。当写一个逻辑“0”时，NMOS下拉晶体管116T被导通以连接真数据线108到地，而PMOS上拉晶体管114T被截止以断开真数据线和VDD的连接，互补数据线的NMOS下拉晶体管116C保持截止，PMOS上拉晶体管114C保持导通状态。当写一个逻辑“1”时，NMOS下拉晶体管116C导通以连接互补数据线到地，而PMOS上拉晶体管114C截止以断开该线和VDD。在这种情况下，真数据线的NMOS下拉晶体管116T保持截止。PMOS上拉晶体管114T保持导通状态。当一个阵列被选择时，在除写以外的任何时候，所有PMOS晶体管114被导通并且所有NMOS下拉晶体管116被截止以使I/O数据线108的电压均为VDD(在没有读电流的条件下)，这样，为了在写周期后均衡读周期I/O数据线上的电压，载带逻辑低信号的数据线的电压必须提高几伏(典型地为3至5伏)，而不是几百毫伏。