[发明专利]低速维特比差错控制模块

说明书

本发明是一种用于通迅系统中，对误码进行自动纠正的装置，属于通信技术领域。

差错控制技术是个人通信中的一大技术难点，要求信息传输误码率小于10^-5，因此对信息序列进行卷积编码并用最大似然维特比(Viterbi)算法对接收序列进行译码成为首选的差错控制方案。工业标准的前向纠错技术(FEC)采用约束度K=7的编码译码方案；在码分多址(CDMA)个人通信(PCN)系统实施暂行标准中规定了K=9的编译码方案。因此研究K≥7卷积码的实时Viterbi译码具有重要意义。

目前，国外一些公司已推出了K=7的Viterbi译码芯片，如美国Qualcomm公司的Q0256、Q1650等，美国STANFORD TELECOM公司和STEL-5269+40等。由于Viterbi译码所需运算量和存储量巨大，价格非常昂贵而且目前通用可编程门阵列(EPLD、FPGA)芯片的存储能力亦不能满足要求，所以我们寻求用高速数字信号处理(DSP)芯片来实现较低速率的Viterbi译码方案。

本发明的目的就是提供一种借助通用DSP器件实现大约速度K≥7的卷积码译码器，达到具有很强纠错能力的低速维特比差错控制模块。

本发明的低速维特比差错控制模块，由信号处理器、程序区、指示电路、输入、输出端子所组成，信号处理器包括输入串行接口、自同步器、SSD算法、误码检测器、输出串行接口，输入、输出端子中的输入端子有数据输入、时钟输入，输出端子有译码输出、时钟输出，其中输入串行接口的输入端接数据输入、时钟输入的输出端，输出串行接口的输出端接译码输出、时钟输出的输入端，程序区与信号处理器相接，SSD算法的输出端接指示电路的输入端，在信号处理器中、输入串行接口、输出串行接口、SSD算法的输出端均与误码检测器的输入端相接。信号处理器采用集电路“U1”，其型号为“TMS320C50”，其中数据输入为“DR端”，时钟输入为“CLKR”端，译码输出为“DX”端，误码信号输出为“XF”端。程序区中集成电路U4的“A0～A14”分别对应与信号处理U1的“A0～A14”相接，“U1”的“BR、DS”端接在“U2A”的输入端，“U2A”的输出端接在“U4”的“OE”端，“U1”的“RD”端接“U4”的“OE”端。指示电路中的误码电平指示由集成电路U3A和电阻R8、发光管D2所组成，U3A的两个输入端连接在一起与U1的“XF”端相连接，U3A的输出端通过电阻R8和发光管D2接地。

其工作原理和工作过程如下：

该模块以通用信号处理器TMS320C50芯片基础设计。在系统上电复位后，将差错控制软件(固化在U4单元内)自动装入信号处理器内部高速区全速运行，系统工作时钟为56MHZ，在时钟CLKR作用下将接收数据DR串行读入信号处理器内部。先进行同步调节，使所截取的相邻两比特符合卷积码编码规律，然后将同步的数据送后级进行状态扩展最大似然Viterbi译码(进行纠错处理)。译码后的数据DX在时钟CLKX的作用下串行输出。另外，将译码后的数据进行重新编码，编码规划与发端的卷积编码规律相同，将重新编码的数据与接收的数据比较求出接收数据中的误码情况并用误脉冲给出(XF输出)，这一点可以用于系统功率控制。

本发明的优点在于使大约速度卷积K≥7的最佳译码问题可以在通用DSP器件上实现，而这一点在此以前是不可能做到的。另外该装置采用串行的输入和输出接口，与其它设备的连线极少，因此，不仅可以克服因连接线多而易产生的接触不良问题，而且使得连接更方便，更容易。该模块还具有信道误码电平指示，可用于移动通信中的自动功率控制。本发明的模块其卷积码约束度K=7，码率r=1/2，接收数据速率Rb=19.2kbps；译码深度L=33，采用判决反馈方式；纠错能力为：输入误码率为10^-2时，输出误码率为9×10^-7，具有理想的纠错特性。

图1是本发明的电原理框图。

图2是本发明的电原理图。

本发明的实施方案如下：

信号处理器(1)U1采用的型号为“TMS320C50”，U2A和U3A采用型号为“74HC32”，U4采用的型号为“27256”。U1的“DR”端为数据输入端，“CLKR”端为时钟信号输入端，“XF”端为误码电平输出端，“DX”端为译码输出端，其中“A0～A14”分别对应与U4的“A0～A14”端相连接，U1的“RD”与U4的“OE”端相接，U1的“BR.DS”端分别接U2A的“1、2”两个输入端，其“3”端即输出端与U4的“OE”端相接，U1的“D0～D7”端分别与U4的“00-07”端相接。误码电平指示的信号取自误码电平输出端即U1的“XF”端，U3的两个输入端同时与U1的“XF”端相接，U3的输出端串接一只电阻R8和一只发光二极管D2、D2的负极接地。根据以上所述，便可制成本发明的低速维特比差错控制模块。