[发明专利]低速维特比差错控制模块

权利要求书

1．一种低速维特比差错控制模块，由信号处理部分和存贮器部分所组成，其特征在于该模块由信号处理器(1)、程序区(2)、指示电路(3)、输入、输出端子(4)所组成，信号处理器(1)包括输入串行接口(1-1)、自同步器(1-2)、SSD算法(1-3)、误码检测器(1-4)、输出串行接口(1-5)，输入、输出端子(4)中的输入端子有数据输入(4-1)、时钟输入(4-2)，输出端子有译码输出(4-3)、时钟输出(4-4)，其中输入串行接口(1-1)的输入端接数据输入(4-1)、时钟输入(4-2)的输出端，输出串行接口(1-5)的输出端接译码输出(4-3)、时钟输出(4-4)的输入端，程序区(2)与信号处理器(1)相接，SSD算法(1-3)的输出端接指示电路(3)的输入端，在信号处理器(1)中、输入串行接口(1-1)、输出串行接口(1-5)、SSD算法(1-3)的输出端均与误码检测器(1-4)的输入端相接。

2．根据权利要求1所述的低速维特比差错控制模块，其特征在于信号处理器(1)采用集电路“U1”，其型号为“TMS320C50”，其中数据输入(4-1)为“DR端”，时钟输入(4-2)为“CLKR”端，译码输出(4-3)为“DX”端，误码信号输出为“XF”端。

3．根据权利要求1或2所述的低速维特比差错控制模块，其特征在于程序区(2)中集成电路U4的“A0～A14”分别对应与信号处理(1)U1的“A0～A14”相接，“U1”的“BR、DS”端接在“U2A”的输入端，“U2A”的输出端接在“U4”的“OE”端，“U1”的“RD”端接“U4”的“OE”端。

4．根据权利要求1或2所述的低速维特比差错控制模块，其特征在于指示电路(3)中的误码电平指示由集成电路U3A和电阻R8、发光管D2所组成，U3A的两个输入端连接在一起与U1的“XF”端相连接，U3A的输出端通过电阻R8和发光管D2接地。