[发明专利]集成电路的布局方法无效

专利信息
申请号: 95103182.1 申请日: 1995-04-05
公开(公告)号: CN1050007C 公开(公告)日: 2000-03-01
发明(设计)人: 曾信闵;王国会 申请(专利权)人: 盛群半导体股份有限公司
主分类号: H01L27/108 分类号: H01L27/108;G06F17/50;H03L7/08
代理公司: 上海专利商标事务所 代理人: 沈昭坤
地址: 台湾省新竹市*** 国省代码: 台湾;71
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摘要:
搜索关键词: 集成电路 布局 方法
【权利要求书】:

1.一种集成电路的布局方法,该方法用于以第一方向逻辑门输出作为第二方向逻辑门输入的电路模式的布局,其特征在于,所述集成电路包括多个第一方向逻辑门结构连接于多个第二方向逻辑门结构,每个所述逻辑门结构上方具有多个多晶区域;所述布局方法包括:

依所述第一、二方向逻辑门所需的输入端数目,在所述第一、二方向逻辑门结构上方的多晶区域做p+注入及n+埋层,形成所述第一、二方向逻辑门的输入端。

2.如权利要求1所述的集成电路的布局方法,其特征在于,所述第一方向逻辑门以其金属层与所述第二方向逻辑门的多晶层连接。

3.如权利要求1所述的集成电路的布局方法,其特征在于,所述第一方向是指Y方向,而所述第二方向是指X方向。

4.如权利要求3所述的集成电路的布局方法,其特征在于,所述X,Y方向逻辑门结构以PMOS及NMOS组成。

5.如权利要求4所述的集成电路的布局方法,其特征在于,所述逻辑门上方的每个所述多晶区域表示一个可成为输入端的区域。

6.如权利要求5所述的集成电路的布局方法,其特征在于,在所述PMOS的多晶区域做p+注入,表示所述多晶区域为一有效输入端。

7.如权利要求6所述的集成电路的布局方法,其特征在于,在所述NMOS的多晶区域做n+埋层,表示所述多晶区域为一无效输入端。

8.如权利要求7所述的集成电路的布局方法,其特征在于,所述每个逻辑门的所述PMOS与NMOS的有效输入端数目相同。

9.如权利要求1所述的集成电路的布局方法,其特征在于,所述逻辑门是NAND门。

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