[发明专利]动态随机存取存储器

说明书

本发明涉及一种半导体存储装置，更具体地说，涉及在一位线和—数据母线之间被连接有具有一读出门电路结构的一晶体管的半导体存储装置。

在相关的现有技术中，例如，如图1所示，存储作为电信号(电压)的读和写数据的半导体存储装置包括一读出放大器32，在读操作时刻，该放大器32放大并输出来自一存储单元(未示出)的读出电压到位线30和反相位线31，和在写操作时刻，该放大器32经由位线30和反相位线31提供一写电压到该存储单元；读/写数据总线33和34在读操作时刻输出该读电压，和在写操作时刻接收作为其输入的写电压；传输门35和36完成上述读出放大器32和读/写数据总线33和34的开关动作。

在图1所示的半导体存储装置中，通过读出存储在存储单元中的数据送到位线30和反相位线31作为读出电压，由读出放大器32放大该读出电压，并经由传输门35和36送到读/写数据总线33和34，以此来执行数据的读出操作。通过提供经由传输门35和36将来自读/写数据总线33和34的写电压送至感应放大器32，并将该放大的写电压经由位线30和反相位线31送到该存储单元，以此来执行数据的写操作。

然而，在图1所示的上述半导体存储装置中，由于读/写数据总线33和34的电容被附加到位线30和反相位线31上，和存储单元也存在少量电容，因此读电压上升慢，也因之高速操作是困难的。

图2是采用这一方法的披露在日本未审查的专利申请，申请号为61-123093的一种半导体存储装置的配置举例的视图。该装置是每行位线都被划分成多条线的举例。

在该图中，BLi0，_BLi0，BLi1，_BLi1，…是表明包含有一位线和一反相位线(_表明反相)的第i行的被划分成的多条位线对；WL00至WL0n，WL10至WL1n，…表明是字线；C00至C0n，C10至C1n，…表明是属于同一行的存储单元；RPE0，RPE1，…表明的是予充电电路；SA0，SA1，…表明是感应放大器；BK1，BK1，…表明是被划分的存储块(存储器陈列)；Si0_A：Si0_B，Si1_A：Si1_B，…表明是串联连接存储块位线或断开存储块位线的开关电路；Q1和Q2表明是由列选择信号Y控制的传输门；和DB和_DB表明是数据母线。

存储单元C00至C0n被连接到位线对BLi0和_BLi0，存储单元C10至C1n被连接到位线对BLi1和_BLi1。它们被划分成存储块BK0和BK1。

存储块BK0，BK1，…分别有读出放大器SA0，SA1…，这些读出放大器SA0，SA1，…由块选择信号BS1，BS1，…触发。

图3A至图3E是该装置各不同部分配置的详细举例的视图，其中图3A所示为一位线预充电电路PRE；图3B和图3C所示为用于连接位线的开关电路Si；图3D和图3E所示为读出放大器3A的配置的举例。

图3A所示的预充电电路PRE0包含有N沟道MOS晶体管Q3至Q5，该晶体管Q3至Q5具有被连接到预充电信号P的输送线的门电路。预充电晶体管Q3和Q4的源极连接到电源电压(1/2)V_cc的输送线。均衡晶体管Q5连接到两个晶体管Q3和Q4的漏极之间，Q3和Q4的漏极也连接于位线对BLi0和_BLi0。

当给出预充电信号P时，这种配置的预充电位线BLi0和_BLi0的予充电电路RPE0达到相同的电势(1/2 V_cc-V₁)，该相同的电势也提供给其它存储块的预充电电路RPE1…。

图3B所示的开关电路Si包含有N沟道MOS晶体管Q6，而图3C所示的开关电路Si由滑极和漏极各相互连接的晶体管Q6，和具有同晶体管Q6相反的导电率的P沟道MOS晶体管Q7构成。

图3B所示的开关电路Si由输入时钟信号1给晶体管Q6的门电路来导通。

图3C所示的开关电路Si由提供一时钟信号1和反相时钟信号_1，从而对晶体管Q6和Q7的门电路提供互补电平而使晶体管Q6和Q7这两者同时导通。

图3D所示的读出放大器SA包括N沟道MOS晶体管Q8和Q9，它们的源极连接于信号BS0的输送线，晶体管Q9的栅级和晶体管Q8的漏极被连接到位线BLi0，和晶体管Q8的栅级和晶体管Q9的漏极放连接到反相位线_BLi0。